JPS6120130A - 演算処理装置 - Google Patents
演算処理装置Info
- Publication number
- JPS6120130A JPS6120130A JP14121484A JP14121484A JPS6120130A JP S6120130 A JPS6120130 A JP S6120130A JP 14121484 A JP14121484 A JP 14121484A JP 14121484 A JP14121484 A JP 14121484A JP S6120130 A JPS6120130 A JP S6120130A
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- JP
- Japan
- Prior art keywords
- circuit
- multiplication
- arithmetic
- multiplier
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- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
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- Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は少なくとも乗算を行う演算処理装置に関する
ものである。
ものである。
「従来技術」
従来のこの種の演算処理装置では２ｎ乗算についても、
通常の乗算回路（汎用乗算回路）金剛いて実行していた
。すなわち２ｎ値データを被乗数として汎用乗算回路に
与え、他方から与えられた乗数データとの間で乗算が実
行されていた。一方２ｎ乗算に限って言えば一般の乗算
に比して極めて簡単な回路で実現でき、従って実行時間
も短くすることが可能であるが、前記従来の装置では２
ｎ乗算も一般の乗算と同じ処理時間ｔ−Ｃすることとな
り、２ｎ乗算の使用頻度が高い場合には演算性能が上が
らない欠点があった〇 この発明の目的は汎用乗算回路の池に２ｎ乗算回路を設
けることにより上記欠点を解決し、乗算の総合性能を向
上した演算処理装置を提供することにある。
通常の乗算回路（汎用乗算回路）金剛いて実行していた
。すなわち２ｎ値データを被乗数として汎用乗算回路に
与え、他方から与えられた乗数データとの間で乗算が実
行されていた。一方２ｎ乗算に限って言えば一般の乗算
に比して極めて簡単な回路で実現でき、従って実行時間
も短くすることが可能であるが、前記従来の装置では２
ｎ乗算も一般の乗算と同じ処理時間ｔ−Ｃすることとな
り、２ｎ乗算の使用頻度が高い場合には演算性能が上が
らない欠点があった〇 この発明の目的は汎用乗算回路の池に２ｎ乗算回路を設
けることにより上記欠点を解決し、乗算の総合性能を向
上した演算処理装置を提供することにある。
「発明の構成」
この発明の演舞処理装置は命令を解読し演算を制御する
演算制御回路と、その演算制御回路の制御のもとで乗数
データと被乗数データとにより乗算を実行する少なくと
も一つの汎用乗算回路と、＋ｉｆｆ記演算制御回路の制
御のもとで乗数データと２゜値データとにより乗算を実
行する少なくとも一つの２ｎ乗算回路とにより構成され
る。
演算制御回路と、その演算制御回路の制御のもとで乗数
データと被乗数データとにより乗算を実行する少なくと
も一つの汎用乗算回路と、＋ｉｆｆ記演算制御回路の制
御のもとで乗数データと２゜値データとにより乗算を実
行する少なくとも一つの２ｎ乗算回路とにより構成され
る。
「実施例」
次にこの発明について図面を参照して詳細に説明する。
第１図にこの発明の第１の実施ｆｌｌを示す。
第１図においてこの発明の演算処理装置はこの例では演
算制御回路１１と、汎用乗算回路１２と、２０乗算回路
１３と、加減算回路（図示せず）、除算回路（図示せず
）と、論理演算回路（図示せず）と、シフト演算回路（
閉１示せず）と、前記各々の演算回路の出力結果を選択
する選択回路１４とから構成される。演算制御回路１１
は命令１０１を解読し、制御線（１０６，１０７・・・
・・・・・）を通じて前記各々の演算回路と結果選択回
路１４とを制御する。
算制御回路１１と、汎用乗算回路１２と、２０乗算回路
１３と、加減算回路（図示せず）、除算回路（図示せず
）と、論理演算回路（図示せず）と、シフト演算回路（
閉１示せず）と、前記各々の演算回路の出力結果を選択
する選択回路１４とから構成される。演算制御回路１１
は命令１０１を解読し、制御線（１０６，１０７・・・
・・・・・）を通じて前記各々の演算回路と結果選択回
路１４とを制御する。
汎用乗算回路１２は乗数データ１０２と被乗数データ１
０３との乗算を、演算制御回路１１からの制御線１０６
の指示に従って実行し、その結果１０４を選択回路１４
へ転送する。２ｎ乗算回路１３は乗数データ１０２と２
ｎ値データ１０３との乗算を演算制御回路１１からの制
御線１０７の指示に従って２ｎ乗算を実行し、その結果
１０５を選択回路１４へ転送する。図に示して彦い加減
算回路、除算回路、論理演算回路、シフト演算回路は各
々演算制御回路１１からの指示に従ってそれぞれ加減算
、除算、論理演算、シフト演′＃−を実行し、その各結
果を選択回路１４へ転送する。選択回路１４は演算制御
回路１１からの制御線１０８の指示に従って前記各演算
回路からの結果（１０４，１０５・・・・・・・・）を
選択し、出力１０９として送出する。
０３との乗算を、演算制御回路１１からの制御線１０６
の指示に従って実行し、その結果１０４を選択回路１４
へ転送する。２ｎ乗算回路１３は乗数データ１０２と２
ｎ値データ１０３との乗算を演算制御回路１１からの制
御線１０７の指示に従って２ｎ乗算を実行し、その結果
１０５を選択回路１４へ転送する。図に示して彦い加減
算回路、除算回路、論理演算回路、シフト演算回路は各
々演算制御回路１１からの指示に従ってそれぞれ加減算
、除算、論理演算、シフト演′＃−を実行し、その各結
果を選択回路１４へ転送する。選択回路１４は演算制御
回路１１からの制御線１０８の指示に従って前記各演算
回路からの結果（１０４，１０５・・・・・・・・）を
選択し、出力１０９として送出する。
次に汎用乗算回路１２について特に浮動小数点演算回路
について詳細に説明する。汎用乗算回路は第２図に示す
ように乗数レジスタ２１と被乗数レジスタ２２と、これ
らレジスタ２１．２２内に納められている乗数指数部デ
ータ２０１と被乗数指数部データ２０２とを加算する指
数部演算回路２３と、レジスタ２１．２２内に納められ
ている乗数仮数部データ２０３と被乗数仮数部データ２
０４とを乗算する仮数部演算回路２４と、指数部演算結
果２０５と仮数部演算結果２０６．２０７とを正規化す
るための正規化回路２５と、その正規化の結果を納める
レジスタ２６とにより構成され、乗数データ１０２と被
乗数データ１０３との乗算が実行され、結果として乗算
結果１０４が得られる。
について詳細に説明する。汎用乗算回路は第２図に示す
ように乗数レジスタ２１と被乗数レジスタ２２と、これ
らレジスタ２１．２２内に納められている乗数指数部デ
ータ２０１と被乗数指数部データ２０２とを加算する指
数部演算回路２３と、レジスタ２１．２２内に納められ
ている乗数仮数部データ２０３と被乗数仮数部データ２
０４とを乗算する仮数部演算回路２４と、指数部演算結
果２０５と仮数部演算結果２０６．２０７とを正規化す
るための正規化回路２５と、その正規化の結果を納める
レジスタ２６とにより構成され、乗数データ１０２と被
乗数データ１０３との乗算が実行され、結果として乗算
結果１０４が得られる。
次に第１図中の２ｎ乗算回路１３について特に１６を底
とする浮動小数点演算回路について説明する。
とする浮動小数点演算回路について説明する。
２０乗算回路１３ｆ′ｉ第３図に示すように乗数レジス
タ３１と、２ｎ値レジスタ３２と、乗数レジスタ３１に
納められている乗数仮数部の上位３ビツト３０１と２ｎ
値レジスタ３２に納められている２ｎ値３０２とにより
指数演算情報３０３と仮数シフト情報３０４とを生成す
る制御信号発生回路３３と、乗数レジスタ３１に納めら
れている乗数指数部データ３０５と指数演算情報３０３
とを加算する指数部演算回路３４と、前記乗数レジスタ
３１に納められている乗数仮数部データ３０６を仮数シ
フト情報３０４に従ってシフト演算する仮数部演算回路
３５と、指数部演算回路３４及び仮数部演算回路３５の
それぞれの演算結果３０７，３０８’ｉ納めるレジスタ
３６とにより構成され、乗数データ１０２と２ｎ値デー
タ１０３との乗算が実行され、その結果として乗算結果
１０５が得られる。
タ３１と、２ｎ値レジスタ３２と、乗数レジスタ３１に
納められている乗数仮数部の上位３ビツト３０１と２ｎ
値レジスタ３２に納められている２ｎ値３０２とにより
指数演算情報３０３と仮数シフト情報３０４とを生成す
る制御信号発生回路３３と、乗数レジスタ３１に納めら
れている乗数指数部データ３０５と指数演算情報３０３
とを加算する指数部演算回路３４と、前記乗数レジスタ
３１に納められている乗数仮数部データ３０６を仮数シ
フト情報３０４に従ってシフト演算する仮数部演算回路
３５と、指数部演算回路３４及び仮数部演算回路３５の
それぞれの演算結果３０７，３０８’ｉ納めるレジスタ
３６とにより構成され、乗数データ１０２と２ｎ値デー
タ１０３との乗算が実行され、その結果として乗算結果
１０５が得られる。
以上説明したように上記構成をとることにより２ｎ乗算
では時間のかかる乗算回路を含まないため乗算の性能向
上をはかることができる。また汎用乗算回路１２．２ｎ
乗算回路１３を同時並列的に演算実行できる。
では時間のかかる乗算回路を含まないため乗算の性能向
上をはかることができる。また汎用乗算回路１２．２ｎ
乗算回路１３を同時並列的に演算実行できる。
次に第２の実施例を第４図に示す。第４図においてこの
発明の演算処理装置は演算制御回路４１において命令４
０１を解読し、制御線（１０６゜１０７・・・・・・・
）を通じて各々の演算回路と結果選択回路１４とを制御
するとともに、２ｎ乗算命令の場合、２ｎ値データ４１
０を生成して２ｎ乗算回路１３に転送する。その他の構
成要素の動作及び効果は第１１ゾに示した第１の実施例
に同じである。
発明の演算処理装置は演算制御回路４１において命令４
０１を解読し、制御線（１０６゜１０７・・・・・・・
）を通じて各々の演算回路と結果選択回路１４とを制御
するとともに、２ｎ乗算命令の場合、２ｎ値データ４１
０を生成して２ｎ乗算回路１３に転送する。その他の構
成要素の動作及び効果は第１１ゾに示した第１の実施例
に同じである。
「発明の効果」
この発明には以上説明したように汎用乗算回路の曲に２
ｎ乗簀回路を設けることで乗算の総合性能を向上できる
効果がある。
ｎ乗簀回路を設けることで乗算の総合性能を向上できる
効果がある。
第１図はこの発明の第１の実施例を示すブロック図、第
２図は第１図に示した汎用乗算回路１２の詳細例を示す
ブロック図、第３図は第１図に示した２ｎ乗算回路１３
の詳細ｆｌｌ’に示すブロック図、第４図はこの発明の
第２の実施例を示すブロック図である。 １１．４１：演算制御ｑｌ Ｉｒ１回路、１２：汎用乗
算回路、１３ ： ２”乗算回路、】４：結果選択回路
、２１ 、３１ ：乗数レジスタ、２２：被乗数レジス
タ、２３ 、３４ ：指数部演算回路、２４ 、３５：
仮数部演算回路、２５：正規化回路、２６゜３６：結果
レジスタ、３２ ： ２”値レジスタ、３３：制御信号
発生回路。
２図は第１図に示した汎用乗算回路１２の詳細例を示す
ブロック図、第３図は第１図に示した２ｎ乗算回路１３
の詳細ｆｌｌ’に示すブロック図、第４図はこの発明の
第２の実施例を示すブロック図である。 １１．４１：演算制御ｑｌ Ｉｒ１回路、１２：汎用乗
算回路、１３ ： ２”乗算回路、】４：結果選択回路
、２１ 、３１ ：乗数レジスタ、２２：被乗数レジス
タ、２３ 、３４ ：指数部演算回路、２４ 、３５：
仮数部演算回路、２５：正規化回路、２６゜３６：結果
レジスタ、３２ ： ２”値レジスタ、３３：制御信号
発生回路。
Claims (3)
- （１）少なくとも乗算を含む演算を実行する演算処理装
置において、命令を解読し演算を制御する演算制御回路
と、その前記演算制御回路の制御のもとで乗数データと
被乗数データとにより乗算を実行する少なくとも１個の
汎用乗算回路と、前記演算制御回路の制御のもとで乗数
データと２＾ｎ値データとにより２＾ｎ乗算を実行する
少なくとも１個の２＾ｎ乗算回路とを具備することを特
徴とする演算処理装置。 - （２）前記演算制御回路は命令を解読し、２＾ｎ乗算命
令の場合は前記２＾ｎ乗算回路を、又その他の乗算命令
の場合は前記汎用乗算回路を用いて同時並列的に演算を
実行することが可能なように制御することを特徴とする
特許請求の範囲第１項記載の演算処理装置。 - （３）前記演算制御回路は命令を解読し、２＾ｎ乗算命
令の場合は２＾ｎ値データを生成し、前記２＾ｎ乗算回
路に転送することを特徴とする特許請求の範囲第１項ま
たは第２項記載の演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14121484A JPS6120130A (ja) | 1984-07-06 | 1984-07-06 | 演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14121484A JPS6120130A (ja) | 1984-07-06 | 1984-07-06 | 演算処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6120130A true JPS6120130A (ja) | 1986-01-28 |
Family
ID=15286794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14121484A Pending JPS6120130A (ja) | 1984-07-06 | 1984-07-06 | 演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6120130A (ja) |
-
1984
- 1984-07-06 JP JP14121484A patent/JPS6120130A/ja active Pending
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