JPS6359627A - 算術論理演算機能付乗算器とその駆動方法 - Google Patents
算術論理演算機能付乗算器とその駆動方法Info
- Publication number
- JPS6359627A JPS6359627A JP61204899A JP20489986A JPS6359627A JP S6359627 A JPS6359627 A JP S6359627A JP 61204899 A JP61204899 A JP 61204899A JP 20489986 A JP20489986 A JP 20489986A JP S6359627 A JPS6359627 A JP S6359627A
- Authority
- JP
- Japan
- Prior art keywords
- input signal
- arithmetic
- selector
- multiplier
- addition
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はマイクロプロセッサ、ディジタルシグナルプロ
セッサ等を構成する重要な回路である乗算器（Ｍｕｌｔ
ｉｐｌｉｅｒ、略名ＭＰＹ ）および算術論理演算回路
（Ａｒｉｔｂｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ、略名
ＡＬＵ ）とその駆動方法に関する。
セッサ等を構成する重要な回路である乗算器（Ｍｕｌｔ
ｉｐｌｉｅｒ、略名ＭＰＹ ）および算術論理演算回路
（Ａｒｉｔｂｍｅｔｉｃ Ｌｏｇｉｃ Ｕｎｉｔ、略名
ＡＬＵ ）とその駆動方法に関する。
（従来の技術）
乗算器は２個のデジタル入力信号の乗算を実行し、算術
論理演算回路は、２個のデジタル入力信号の論理演算（
論理積、論理和、排他的論理和等）や、算術演算（加算
、減算）を実行する。
論理演算回路は、２個のデジタル入力信号の論理演算（
論理積、論理和、排他的論理和等）や、算術演算（加算
、減算）を実行する。
乗算器および算術論理演算回路はともに、コンピュータ
の重要な構成ブロックであり、高度な信号処理を実行す
るためにさまざまなアーキテクチャにおいて多用される
。特にＬＳＩにおいては、１チツプＬＳＩ内に複数個の
乗算器、算術論理演算回路を作成することにより、多機
能化および高速化を図っている。
の重要な構成ブロックであり、高度な信号処理を実行す
るためにさまざまなアーキテクチャにおいて多用される
。特にＬＳＩにおいては、１チツプＬＳＩ内に複数個の
乗算器、算術論理演算回路を作成することにより、多機
能化および高速化を図っている。
第２図に、部分積生成回路付全加算器を使用した並列乗
算器を示す。
算器を示す。
Ｘ４． Ｘｓ 、 Ｌ 、 Ｌは第１のデジタル入力信
号、Ｙ＝、Ｙｓ、Ｙｚ、Ｙ＋は、第２のデジタル入力信
号、ｚ、 、 ｚｙ 、 Ｚｓ 、 Ｘｓ 、 ｚ４．
ｚｓ 、 ｚ、 、 ｚ、は積デジタル出力信号であ
る。１は、部分積生成回路付全加算器である。本図の並
列乗算器では、各部分積生成回路付全加算器において並
列に演算を実行することにより、高速に乗算を実行でき
る。
号、Ｙ＝、Ｙｓ、Ｙｚ、Ｙ＋は、第２のデジタル入力信
号、ｚ、 、 ｚｙ 、 Ｚｓ 、 Ｘｓ 、 ｚ４．
ｚｓ 、 ｚ、 、 ｚ、は積デジタル出力信号であ
る。１は、部分積生成回路付全加算器である。本図の並
列乗算器では、各部分積生成回路付全加算器において並
列に演算を実行することにより、高速に乗算を実行でき
る。
（発明が解決しようとする問題点）
しかしながら、従来の乗算器および算術論理演算回路は
ともに、所要ハード量が大きいためＬＳＩのチップ面精
が大きくなり、コストが高くて歩留りが悪くなり、また
、他の演ｍ機能を同一チップに集積化できないから高機
能化が図りにくいなどの問題点がある。
ともに、所要ハード量が大きいためＬＳＩのチップ面精
が大きくなり、コストが高くて歩留りが悪くなり、また
、他の演ｍ機能を同一チップに集積化できないから高機
能化が図りにくいなどの問題点がある。
そこで、本発明の目的は、これらの問題点を解決する、
算術論理演算機能を有する乗算器およびその駆動方法を
提供することにある。
算術論理演算機能を有する乗算器およびその駆動方法を
提供することにある。
（問題点を解決するための手段）
前述の問題点を解決するために本願の第１の発明が提供
する算術論理演算機能付乗算器は、複数ビットからなる
第１の入力信号と第２の入力信号との乗算を並列に実行
する並列乗算器において、部分積の最終加算段に複数ビ
ットの２入力信号の論理積、論理和、排他的論理和、そ
の他の論理演算または加算もしくは減算を実行する算術
論理演算回路を使用し、前記算術論理演算回路の入力部
に入力信号を選択するセレクターを付加したことを特徴
とする。
する算術論理演算機能付乗算器は、複数ビットからなる
第１の入力信号と第２の入力信号との乗算を並列に実行
する並列乗算器において、部分積の最終加算段に複数ビ
ットの２入力信号の論理積、論理和、排他的論理和、そ
の他の論理演算または加算もしくは減算を実行する算術
論理演算回路を使用し、前記算術論理演算回路の入力部
に入力信号を選択するセレクターを付加したことを特徴
とする。
また、前述の問題点を、解決するために本願の第２の発
明が提供する手段は：複数ビットからなる第１の入力信
号と第２の入力信号との乗算を並列に実行する並列乗算
器であって、部分積の最終加算段に複数ビットの２入力
信号の論理積、論理和、排他的論理和、その他の論理演
算または加算もしくは減算を実行する算術論理演算回路
を使用し、前記算術論理演算回路の入力部に入力信号を
選択するセレクターを付加した算術論理演算機能付乗算
器の駆動方法において：第１の動作モードでは；前記セ
レクターに部分積の加算結果を選択させ、前記算術論理
演算回路を加算モードにすることにより第１の入力信号
と第２の入力信号との乗算を実行し：第２の動作モード
では；前記セレクターに第１の入力信号と第２の入力信
号とを選択許せ、前記算術論理演算回路に第１の入力信
号と第２の入力信号との論理積、論理和、排他的論理和
、その他の論理＠箕または加算もしくは減算を実行させ
ることを特徴とする。
明が提供する手段は：複数ビットからなる第１の入力信
号と第２の入力信号との乗算を並列に実行する並列乗算
器であって、部分積の最終加算段に複数ビットの２入力
信号の論理積、論理和、排他的論理和、その他の論理演
算または加算もしくは減算を実行する算術論理演算回路
を使用し、前記算術論理演算回路の入力部に入力信号を
選択するセレクターを付加した算術論理演算機能付乗算
器の駆動方法において：第１の動作モードでは；前記セ
レクターに部分積の加算結果を選択させ、前記算術論理
演算回路を加算モードにすることにより第１の入力信号
と第２の入力信号との乗算を実行し：第２の動作モード
では；前記セレクターに第１の入力信号と第２の入力信
号とを選択許せ、前記算術論理演算回路に第１の入力信
号と第２の入力信号との論理積、論理和、排他的論理和
、その他の論理＠箕または加算もしくは減算を実行させ
ることを特徴とする。
（作用）
並列乗算器は、複数の加算器を並列に接続して高速に乗
算を実行する０本願の発明では、この加算器に算術論理
演算機能を持たせることにより、乗算器のハード量で算
術論理演算をも、実行できるようにした。これにより、
乗算器および算術論理演算回路を小さいハード量で実現
でき、また、ＬＳＩの高機能化も図ることが可能である
。
算を実行する０本願の発明では、この加算器に算術論理
演算機能を持たせることにより、乗算器のハード量で算
術論理演算をも、実行できるようにした。これにより、
乗算器および算術論理演算回路を小さいハード量で実現
でき、また、ＬＳＩの高機能化も図ることが可能である
。
（実施例）
第１図に、本願の第１の発明が提供する算術論理演算機
能付乗算器を示す。本図の乗算器の駆動方法を本願の第
２の発明の一実施例として併せて説明する。
能付乗算器を示す。本図の乗算器の駆動方法を本願の第
２の発明の一実施例として併せて説明する。
Ｘ４．Ｌ、Ｌ、Ｘｔは、４ビツト（１）第１のデジ９ル
入力信号、ｙ、 、 ｙ、 、 ｙｔ 、 ｙ、は４ビ
ツトの第２のデジタル入力信号、Ｚａ ＊ ｚｙ ｌ
ＺＪ ＊ ｚａ ｌ Ｚａ ｌ Ｌ ｒ ｚ、 １２、
は８ビツトのデジタル出力信号である。２は部分積生成
回路付全加算器であり、３は算術論理演算回路である。
入力信号、ｙ、 、 ｙ、 、 ｙｔ 、 ｙ、は４ビ
ツトの第２のデジタル入力信号、Ｚａ ＊ ｚｙ ｌ
ＺＪ ＊ ｚａ ｌ Ｚａ ｌ Ｌ ｒ ｚ、 １２、
は８ビツトのデジタル出力信号である。２は部分積生成
回路付全加算器であり、３は算術論理演算回路である。
４は部分積信号２１ 、２２ 、２３ 、２４と第２の
入力信号Ｙ４ 、 Ｙｓ 、 Ｙｌ 、 Ｙｔのうちど
ちらかを選択して出力する第１のセレクターである。５
は第１の入力信号ｘ、 、 ｘ、 、 Ｌ 、 ｘ、と
第２の入力信号Ｙ４との部分積を生成し出力するか、第
１の入力信号ｘ、 、 ｘ、 、 ｘｔ 、 Ｌを出力
するかを選択する第２のセレクターである。Ｃはセレク
ター４，５の制御信号である。
入力信号Ｙ４ 、 Ｙｓ 、 Ｙｌ 、 Ｙｔのうちど
ちらかを選択して出力する第１のセレクターである。５
は第１の入力信号ｘ、 、 ｘ、 、 Ｌ 、 ｘ、と
第２の入力信号Ｙ４との部分積を生成し出力するか、第
１の入力信号ｘ、 、 ｘ、 、 ｘｔ 、 Ｌを出力
するかを選択する第２のセレクターである。Ｃはセレク
ター４，５の制御信号である。
制御信号Ｃにより、第１のセレクタ−４に部分積信号２
１ 、２２ 、２３ 、２４を選択させ、第２のセレク
ター５に第１の入力信号Ｘａ 、 Ｘｓ 、Ｌ 、Ｌと
第２の入力信号Ｙ４との部分積を生成し出力させ、算術
論理演算回路３を加算モードにすることにより、第１の
入力信号と第２の入力信号との積を出力信号Ｚ−、Ｚｙ
、 Ｚｍ 、 Ｚ６．Ｚ−、Ｚｊ、 Ｚｘ 、 Ｚｒ
トして出力する第１の動作モードを実行できる。
１ 、２２ 、２３ 、２４を選択させ、第２のセレク
ター５に第１の入力信号Ｘａ 、 Ｘｓ 、Ｌ 、Ｌと
第２の入力信号Ｙ４との部分積を生成し出力させ、算術
論理演算回路３を加算モードにすることにより、第１の
入力信号と第２の入力信号との積を出力信号Ｚ−、Ｚｙ
、 Ｚｍ 、 Ｚ６．Ｚ−、Ｚｊ、 Ｚｘ 、 Ｚｒ
トして出力する第１の動作モードを実行できる。
次に、第２励作モード、つまり算術論理済みモードを考
える。このとき、制御信号Ｃにより、第１のセレクター
４に第２の入力信号Ｙ４ｔＹｊｅＹ！ 、 Ｙｔを選択
させ、第２のセレクタ−５に第１の入力信号Ｘ＝ 、
Ｘｓ 、 Ｌ 、 Ｘｌを選択許せ、算術論理演算回路
を２人力口号の論理積、論理和、排他的論理和、その他
の論理演算または加算もしくは減算の実行モードにする
。これにより第１の入力信号と第２の入力信号の算術論
理ｒＡ箕結果を出力信号Ｚｓ 、 Ｚｖ 、 Ｚａ 、
ｚｉ 、 Ｚ４に出力する。
える。このとき、制御信号Ｃにより、第１のセレクター
４に第２の入力信号Ｙ４ｔＹｊｅＹ！ 、 Ｙｔを選択
させ、第２のセレクタ−５に第１の入力信号Ｘ＝ 、
Ｘｓ 、 Ｌ 、 Ｘｌを選択許せ、算術論理演算回路
を２人力口号の論理積、論理和、排他的論理和、その他
の論理演算または加算もしくは減算の実行モードにする
。これにより第１の入力信号と第２の入力信号の算術論
理ｒＡ箕結果を出力信号Ｚｓ 、 Ｚｖ 、 Ｚａ 、
ｚｉ 、 Ｚ４に出力する。
（発明の効果）
本発明によれば、そのハード量が大きいため、ＬＳＩの
チップ面精が大きくなる乗算器と算術論理演算回路とを
１体化し、それらの問題点を解決した算術論理病′Ｒ機
能付乗算器を提供できる。
チップ面精が大きくなる乗算器と算術論理演算回路とを
１体化し、それらの問題点を解決した算術論理病′Ｒ機
能付乗算器を提供できる。
第１図は本願の第１の発明に対応する構成の算術論理演
算機能付乗算器を示すブロック図、第２図は並列束ｌＲ
器の従来例を示すブロック図である。 ｘ、 、 ｘｓ 、 ｘ、 、 ｘ、は第１の入力信号
、Ｙ４＋ｙｓｌＹｚ 、 Ｙｔは第２の入力信号、２１
、２２ 、２３ 、２４は部分積信号、Ｚａ 、 Ｚ
ｙ 、 ＺＰ 、 Ｚｓ 、 Ｚ４． Ｚｓ 、 Ｚｚ
、 Ｚｒは出力信号、１及び２は部分積生成回路付全
力ロ算器、３は算術論理演算回路、４は第１のセレクタ
ー、５は第２のセレクター、Ｃは制御信号である。
算機能付乗算器を示すブロック図、第２図は並列束ｌＲ
器の従来例を示すブロック図である。 ｘ、 、 ｘｓ 、 ｘ、 、 ｘ、は第１の入力信号
、Ｙ４＋ｙｓｌＹｚ 、 Ｙｔは第２の入力信号、２１
、２２ 、２３ 、２４は部分積信号、Ｚａ 、 Ｚ
ｙ 、 ＺＰ 、 Ｚｓ 、 Ｚ４． Ｚｓ 、 Ｚｚ
、 Ｚｒは出力信号、１及び２は部分積生成回路付全
力ロ算器、３は算術論理演算回路、４は第１のセレクタ
ー、５は第２のセレクター、Ｃは制御信号である。
Claims (2)
- （１）複数ビットからなる第１の入力信号と第２の入力
信号との乗算を並列に実行する並列乗算器において、部
分積の最終加算段に複数ビットの２入力信号の論理積、
論理和、排他的論理和、その他の論理演算または加算も
しくは減算を実行する算術論理演算回路を使用し、前記
算術論理演算回路の入力部に入力信号を選択するセレク
ターを付加したことを特徴とする算術論理演算機能付乗
算器。 - （２）複数ビットからなる第１の入力信号と第２の入力
信号との乗算を並列に実行する並列乗算器であり；部分
積の最終加算段に複数ビットの２入力信号の論理積、論
理和、排他的論理和、その他の論理演算または加算もし
くは減算を実行する算術論理演算回路を使用し、前記算
術論理演算回路の入力部に入力信号を選択するセレクタ
ーを付加した算術論理演算機能付乗算器の駆動方法にお
いて：第１の動作モードでは；前記セレクターに部分積
の加算結果を選択させ、前記算術論理演算回路を加算モ
ードにすることにより第１の入力信号と第２の入力信号
との乗算を実行し：第２の動作モードでは；前記セレク
ターに第１の入力信号と第２の入力信号とを選択させ、
前記算術論理演算回路に第１の入力信号と第２の入力信
号との論理積、論理和、排他的論理和、その他の論理演
算または加算もしくは減算を実行させることを特徴とす
る算術論理演算機能付乗算器の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204899A JPS6359627A (ja) | 1986-08-29 | 1986-08-29 | 算術論理演算機能付乗算器とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61204899A JPS6359627A (ja) | 1986-08-29 | 1986-08-29 | 算術論理演算機能付乗算器とその駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6359627A true JPS6359627A (ja) | 1988-03-15 |
Family
ID=16498238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61204899A Expired - Lifetime JPS6359627A (ja) | 1986-08-29 | 1986-08-29 | 算術論理演算機能付乗算器とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6359627A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260533A (ja) * | 1988-04-12 | 1989-10-17 | Nec Corp | 算術演算回路 |
| JPH03156638A (ja) * | 1989-11-15 | 1991-07-04 | Matsushita Electric Ind Co Ltd | 演算装置 |
-
1986
- 1986-08-29 JP JP61204899A patent/JPS6359627A/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260533A (ja) * | 1988-04-12 | 1989-10-17 | Nec Corp | 算術演算回路 |
| JPH03156638A (ja) * | 1989-11-15 | 1991-07-04 | Matsushita Electric Ind Co Ltd | 演算装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |