JPH055133B2 - - Google Patents
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- JPH055133B2 JPH055133B2 JP56203209A JP20320981A JPH055133B2 JP H055133 B2 JPH055133 B2 JP H055133B2 JP 56203209 A JP56203209 A JP 56203209A JP 20320981 A JP20320981 A JP 20320981A JP H055133 B2 JPH055133 B2 JP H055133B2
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- JP
- Japan
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- instruction
- program
- computer
- instruction register
- program counter
- Prior art date
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- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
- G06F9/3804—Instruction prefetching for branches, e.g. hedging, branch folding
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は、計算機制御方式に関し、特に大規模
集積回路化されたマイクロ・コンピユータの動作
シーケンス変更の制御方式に関するものである。
集積回路化されたマイクロ・コンピユータの動作
シーケンス変更の制御方式に関するものである。
動作中のマイクロ・コンピユータのプログラ
ム・シーケンスを、任意の時点で、かつ任意のア
ドレスから変更したい場合がある。従来は、動作
中のマイクロ・コンピユータのプログラム・カウ
ンタに対して、外部より任意のアドレスを設定
し、これによつてプログラムの動作シーケンスを
変更する方法が用いられている（例えば、学会予
稿WESCON′78.米国AMI社（American Micro
Systems Iac）の信号処理用マイクロ・プロセツ
サ（SPP）参照）。
ム・シーケンスを、任意の時点で、かつ任意のア
ドレスから変更したい場合がある。従来は、動作
中のマイクロ・コンピユータのプログラム・カウ
ンタに対して、外部より任意のアドレスを設定
し、これによつてプログラムの動作シーケンスを
変更する方法が用いられている（例えば、学会予
稿WESCON′78.米国AMI社（American Micro
Systems Iac）の信号処理用マイクロ・プロセツ
サ（SPP）参照）。
しかし、命令の実行と次の命令の読み出しを、
同じ命令サイクルで並列に行う、いわゆるパイプ
ライン制御のマイクロ・コンピユータでは、前の
命令が残り、それがジヤンプ命令等である場合に
は、他にジヤンプしてしまうおそれがあり、きわ
めて不都合である。
同じ命令サイクルで並列に行う、いわゆるパイプ
ライン制御のマイクロ・コンピユータでは、前の
命令が残り、それがジヤンプ命令等である場合に
は、他にジヤンプしてしまうおそれがあり、きわ
めて不都合である。
そこで、命令レジスタの内容がジヤンプ命令に
ならないようにするため、命令レジスタをリセツ
トしておくこと等が考えられるが、これでは命令
レジスタの各ビツトにリセツト回路を付加する必
要があり、回路の増加を伴う。コンピユータを
LSI化するためには、回路規模をできるだけ小規
模にする必要があり、経済的な方法が要求され
る。
ならないようにするため、命令レジスタをリセツ
トしておくこと等が考えられるが、これでは命令
レジスタの各ビツトにリセツト回路を付加する必
要があり、回路の増加を伴う。コンピユータを
LSI化するためには、回路規模をできるだけ小規
模にする必要があり、経済的な方法が要求され
る。
本発明の目的は、このような従来の要求を満た
すため、コンピユータのプログラム・カウンタに
外部より任意のアドレスを設定する際、回路を増
加することなく、命令レジスタにジヤンプ命令等
が残らないようにすることができる計算機制御方
式を提供することにある。
すため、コンピユータのプログラム・カウンタに
外部より任意のアドレスを設定する際、回路を増
加することなく、命令レジスタにジヤンプ命令等
が残らないようにすることができる計算機制御方
式を提供することにある。
上記目的を達成するため、本発明の計算機制御
方式では、演算回路１１と、データ・メモリ１２
と、プログラム・メモリ１３と、該プログラム・
メモリ１３に接続されたプログラム・カウンタ１
４と、上記プログラム・メモリ１３から読み出さ
れた命令を格納する命令レジスタ１６と、上記演
算回路１１と上記データ・メモリ１２と上記プロ
グラム・カウンタ１４とに接続された内部バス４
とを具備し、命令の実行と次の命令の読み出しを
並列して行うパイプライン制御のデジタル計算機
において、 該デジタル計算機に接続される外部制御装置か
ら上記内部バス４を介して上記プログラム・カウ
ンタ１４のアドレスの値を更新する場合、上記内
部バス４と上記命令レジスタ１６との間の経路２
０を介して上記更新アドレス値を上記命令レジス
タ１６にもセツトすることによつて、上記プログ
ラム・メモリ１３から先行的に読み出され上記命
令レジスタ１６に格納された命令をジヤンプ命令
以外のコードに更新することを特徴とする。
方式では、演算回路１１と、データ・メモリ１２
と、プログラム・メモリ１３と、該プログラム・
メモリ１３に接続されたプログラム・カウンタ１
４と、上記プログラム・メモリ１３から読み出さ
れた命令を格納する命令レジスタ１６と、上記演
算回路１１と上記データ・メモリ１２と上記プロ
グラム・カウンタ１４とに接続された内部バス４
とを具備し、命令の実行と次の命令の読み出しを
並列して行うパイプライン制御のデジタル計算機
において、 該デジタル計算機に接続される外部制御装置か
ら上記内部バス４を介して上記プログラム・カウ
ンタ１４のアドレスの値を更新する場合、上記内
部バス４と上記命令レジスタ１６との間の経路２
０を介して上記更新アドレス値を上記命令レジス
タ１６にもセツトすることによつて、上記プログ
ラム・メモリ１３から先行的に読み出され上記命
令レジスタ１６に格納された命令をジヤンプ命令
以外のコードに更新することを特徴とする。
命令レジスタ１６にセツトされるジヤンプ命令
以外の更新コードであるプログラム・カウンタ１
４のアドレス更新値に従つて、演算回路１１はこ
のアドレス更新値を命令コードとみなして何らか
の命令実行動作を行うが、これは以前および後続
の命令実行の妨げとなるもの（例えば、データ・
メモリ１２への書き込み命令実行等）以外のコー
ドであればよいことは、当業者に容易に理解され
るであろう。
以外の更新コードであるプログラム・カウンタ１
４のアドレス更新値に従つて、演算回路１１はこ
のアドレス更新値を命令コードとみなして何らか
の命令実行動作を行うが、これは以前および後続
の命令実行の妨げとなるもの（例えば、データ・
メモリ１２への書き込み命令実行等）以外のコー
ドであればよいことは、当業者に容易に理解され
るであろう。
以下、本発明の実施例を、図面により説明す
る。
る。
第１図は、本発明の制御方式を用いた計算機の
ブロツク図である。
ブロツク図である。
第１図に示すように、デイジタル計算機１はデ
ータ転送を行う外部制御装置２に接続されてお
り、内部には演算回路１１、データ記憶装置１
２、プログラム記憶装置１３、プログラム・カウ
ンタ１４、タイミング制御回路１５、入出力バツ
フア１０、クロツク発生回路１８およびこれらを
結合するデータ・バス４を有している。
ータ転送を行う外部制御装置２に接続されてお
り、内部には演算回路１１、データ記憶装置１
２、プログラム記憶装置１３、プログラム・カウ
ンタ１４、タイミング制御回路１５、入出力バツ
フア１０、クロツク発生回路１８およびこれらを
結合するデータ・バス４を有している。
本発明においては、デイジタル計算機１が動作
中に、外部制御装置２から外部バス３、入出力バ
ツフア１０を介してプログラム・カウンタ１４の
アドレスを任意に設定するとき、新アドレスを内
部データ・バス４を経由してプログラム・カウン
タ１４に転送すると同時に、内部データ・バス４
より命令レジスタ１６に同じ値をセツトする。な
お、命令レジスタ１６と内部データ・バス４とデ
ータ転送は、LSIの試験のときに必要であるた
め、そのときに用いる回路２０を利用してアドレ
ス転送を行い、リセツト回路等のハードウエアの
増加を防止する。
中に、外部制御装置２から外部バス３、入出力バ
ツフア１０を介してプログラム・カウンタ１４の
アドレスを任意に設定するとき、新アドレスを内
部データ・バス４を経由してプログラム・カウン
タ１４に転送すると同時に、内部データ・バス４
より命令レジスタ１６に同じ値をセツトする。な
お、命令レジスタ１６と内部データ・バス４とデ
ータ転送は、LSIの試験のときに必要であるた
め、そのときに用いる回路２０を利用してアドレ
ス転送を行い、リセツト回路等のハードウエアの
増加を防止する。
外部制御装置２と計算機１との間には、デー
タ・バス３の他に、コマンド（フアンクシヨン）
５、インターフエイス・イネーブル信号（データ
転送タイミングIE）６、チツプ・セレクト信号
（CS）７、リード・ライト信号（Ｒ／Ｗ）８、お
よびクロツク信号（CLK）９が設けられる。
タ・バス３の他に、コマンド（フアンクシヨン）
５、インターフエイス・イネーブル信号（データ
転送タイミングIE）６、チツプ・セレクト信号
（CS）７、リード・ライト信号（Ｒ／Ｗ）８、お
よびクロツク信号（CLK）９が設けられる。
外部制御装置２からデイジタル計算機１に対し
ては、データのみならず、プログラム・カウンタ
１４に設定するアドレスあるいは命令レジスタ１
６に設定する命令コード等が送られてくる。この
とき、外部制御装置２は、デイジタル計算機１の
動作を制御するコマンド（フアンクシヨン）、制
御タイミング（IE、CS、Ｒ／Ｗ）を計算機１に
出力する。また、デイジタル計算機１は、演算実
行とプログラム記憶装置１３からの命令の読み出
しを同じ命令サイクル中に並行して行うパイプラ
イン制御方式を用いているものとする。
ては、データのみならず、プログラム・カウンタ
１４に設定するアドレスあるいは命令レジスタ１
６に設定する命令コード等が送られてくる。この
とき、外部制御装置２は、デイジタル計算機１の
動作を制御するコマンド（フアンクシヨン）、制
御タイミング（IE、CS、Ｒ／Ｗ）を計算機１に
出力する。また、デイジタル計算機１は、演算実
行とプログラム記憶装置１３からの命令の読み出
しを同じ命令サイクル中に並行して行うパイプラ
イン制御方式を用いているものとする。
このような計算機１が動作中に、プログラムの
動作シーケンスを変更するため、外部制御装置２
から任意のアドレスをプログラム・カウンタ１４
にセツトするとき、命令レジスタ１６には先行的
に読み出された命令が残つている。もし、この命
令がジヤンプ命令である場合には、外部制御装置
２によつてプログラム・カウンタ１４にセツトさ
れたアドレスは、ジヤンプ命令によつて別のアド
レスに変化してしまう。このため、命令レジスタ
１６には、ジヤンプ命令以外の命令コードがセツ
トされなければならない。命令レジスタ１６をリ
セツトする方法もあるが、本発明のように、デー
タ・バス４を介してプログラム・カウンタ１４に
アドレスをセツトすると同時に命令レジスタ１６
に数値をセツトする方が回路規模を小さくするこ
とができる。
動作シーケンスを変更するため、外部制御装置２
から任意のアドレスをプログラム・カウンタ１４
にセツトするとき、命令レジスタ１６には先行的
に読み出された命令が残つている。もし、この命
令がジヤンプ命令である場合には、外部制御装置
２によつてプログラム・カウンタ１４にセツトさ
れたアドレスは、ジヤンプ命令によつて別のアド
レスに変化してしまう。このため、命令レジスタ
１６には、ジヤンプ命令以外の命令コードがセツ
トされなければならない。命令レジスタ１６をリ
セツトする方法もあるが、本発明のように、デー
タ・バス４を介してプログラム・カウンタ１４に
アドレスをセツトすると同時に命令レジスタ１６
に数値をセツトする方が回路規模を小さくするこ
とができる。
前述のように、命令レジスタ１６とデータ・バ
ス４の間のデータ転送回路２０は、デイジタル計
算機１のテストのために必要な回路であつて、す
でに設けられている。
ス４の間のデータ転送回路２０は、デイジタル計
算機１のテストのために必要な回路であつて、す
でに設けられている。
第２図、第３図は、第１図における計算機の動
作タイム・チヤートであつて、第２図は外部制御
装置からの起動がなく、計算機が自らのプログラ
ムで動作している場合、第３図は外部制御装置か
らプログラム・カウンタへアドレスを転送する場
合をそれぞれ示している。
作タイム・チヤートであつて、第２図は外部制御
装置からの起動がなく、計算機が自らのプログラ
ムで動作している場合、第３図は外部制御装置か
らプログラム・カウンタへアドレスを転送する場
合をそれぞれ示している。
ここでは、第２図、第３図ａ，ｂ，ｃ，ｄで示
すように、４相オーバラツプの基本クロツクφ0
〜φ3を用いているが、このクロツクの形式につ
いては特に本発明とは関係がない。
すように、４相オーバラツプの基本クロツクφ0
〜φ3を用いているが、このクロツクの形式につ
いては特に本発明とは関係がない。
第２図においては、プログラム・カウンタ１４
と命令レジスタ１６の内容の変化、およびそれら
のセツト・タイミング信号（プログラム・カウン
タ１４へのデータ転送線１９、命令レジスタ１６
へのデータ転送線２０で示している）が示されて
おり、前者は各命令サイクル（Teyc）の基本ク
ロツクφ0の立ち上りに同期してセツトされ、後
者は基本クロツクφ2の立ち下りに同期してセツ
トされる。このとき命令レジスタ１６の内容は、
プログラム記憶装置１３から読み出されたもので
ある。
と命令レジスタ１６の内容の変化、およびそれら
のセツト・タイミング信号（プログラム・カウン
タ１４へのデータ転送線１９、命令レジスタ１６
へのデータ転送線２０で示している）が示されて
おり、前者は各命令サイクル（Teyc）の基本ク
ロツクφ0の立ち上りに同期してセツトされ、後
者は基本クロツクφ2の立ち下りに同期してセツ
トされる。このとき命令レジスタ１６の内容は、
プログラム記憶装置１３から読み出されたもので
ある。
第３図においては、外部制御装置２からプログ
ラム・カウンタ１４にアドレスを転送するときの
タイミングが示されており、デイジタル計算機１
はコマンド（フアンクシヨン）５、チツプ・セレ
クト信号（CS）７、リード・ライト信号（Ｒ／
Ｗ）８が入力すると、停止（Halt）モードに入
り、基本クロツクφ0〜φ3を停止する。この間に、
データ・バス３より第１図に示すＩ／Ｏバツフア
１０、データ・バス４を介してプログラム・カウ
ンタ１４にアドレスが転送される。このアドレス
は、同時にデータ転送線２０を介して命令レジス
タ１６にも転送され、第３図ｋのタイミング信号
（IE）６によりそれぞれのレジスタ１４，１６に
セツトされる（第３図ｇ，ｈ参照）。この場合は、
停止モードのため、基本クロツクφ0〜φ3が各レ
ジスタ１４，１６に入力されず、タイミング信号
（IE）６に同期してアドレス（ADR）がセツトさ
れる。また、仮に、第３図ｆに示すように、停止
モードになつた時点で、命令レジスタ１６にジヤ
ンプ命令Ｊがセツトされていたとしても、タイミ
ング信号（IE）６が入力した時点で、命令レジ
スタ１６はアドレス（ADR）に更新される。
ラム・カウンタ１４にアドレスを転送するときの
タイミングが示されており、デイジタル計算機１
はコマンド（フアンクシヨン）５、チツプ・セレ
クト信号（CS）７、リード・ライト信号（Ｒ／
Ｗ）８が入力すると、停止（Halt）モードに入
り、基本クロツクφ0〜φ3を停止する。この間に、
データ・バス３より第１図に示すＩ／Ｏバツフア
１０、データ・バス４を介してプログラム・カウ
ンタ１４にアドレスが転送される。このアドレス
は、同時にデータ転送線２０を介して命令レジス
タ１６にも転送され、第３図ｋのタイミング信号
（IE）６によりそれぞれのレジスタ１４，１６に
セツトされる（第３図ｇ，ｈ参照）。この場合は、
停止モードのため、基本クロツクφ0〜φ3が各レ
ジスタ１４，１６に入力されず、タイミング信号
（IE）６に同期してアドレス（ADR）がセツトさ
れる。また、仮に、第３図ｆに示すように、停止
モードになつた時点で、命令レジスタ１６にジヤ
ンプ命令Ｊがセツトされていたとしても、タイミ
ング信号（IE）６が入力した時点で、命令レジ
スタ１６はアドレス（ADR）に更新される。
第４図は、本発明の実施例を示すアドレス・転
送回路の詳細ブロツク図であり、第５図および第
６図は第４図における命令レジスタ内の論理構成
図である。
送回路の詳細ブロツク図であり、第５図および第
６図は第４図における命令レジスタ内の論理構成
図である。
第４図に示すように、基本クロツクφ0〜φ3が
発生しているときには、クロツクφ0の“１”と
クロツクφ2の“０”のタイミングでプログラ
ム・カウンタ１４をセツトするとともに、クロツ
クφ0，φ2がともに“０”のタイミングで命令レ
ジスタ１６をセツトする。一方、基本クロツク
φ0〜φ3が停止しているときには、プログラム・
カウンタ・セツト信号（F1）、タイミング信号
（IE）６、およびチツプ・セレクト信号（CS）７
がそれぞれ“１”になり、かつリード・ライト信
号（Ｒ／Ｗ）８が“０”になつたタイミングで、
プログラム・カウンタ１４と、命令レジスタ１６
をセツトするとともに、命令レジスタ・セツト信
号（F2）、タイミング信号６、およびチツプ・セ
レクト信号７がそれぞれ“１”になり、かつリー
ド・ライト信号８が“０”になつたタイミングで
も命令レジスタ１６をセツトする。このような構
成にして、かつプログラム・カウンタ１４に設定
するアドレスをジヤンプ命令以外のコードのアド
レスとすれば、パイプライン制御方式のデイジタ
ル計算機１のプログラム・シーケンスを外部制御
装置２から簡単に変更することができる。
発生しているときには、クロツクφ0の“１”と
クロツクφ2の“０”のタイミングでプログラ
ム・カウンタ１４をセツトするとともに、クロツ
クφ0，φ2がともに“０”のタイミングで命令レ
ジスタ１６をセツトする。一方、基本クロツク
φ0〜φ3が停止しているときには、プログラム・
カウンタ・セツト信号（F1）、タイミング信号
（IE）６、およびチツプ・セレクト信号（CS）７
がそれぞれ“１”になり、かつリード・ライト信
号（Ｒ／Ｗ）８が“０”になつたタイミングで、
プログラム・カウンタ１４と、命令レジスタ１６
をセツトするとともに、命令レジスタ・セツト信
号（F2）、タイミング信号６、およびチツプ・セ
レクト信号７がそれぞれ“１”になり、かつリー
ド・ライト信号８が“０”になつたタイミングで
も命令レジスタ１６をセツトする。このような構
成にして、かつプログラム・カウンタ１４に設定
するアドレスをジヤンプ命令以外のコードのアド
レスとすれば、パイプライン制御方式のデイジタ
ル計算機１のプログラム・シーケンスを外部制御
装置２から簡単に変更することができる。
次に、本発明の効果を第５図と第６図を用いて
説明する。第５図は、リセツト回路付の命令レジ
スタ１６′であり、第６図は本発明による命令レ
ジスタ１６である。なお、命令レジスタ１６，１
６′の各ビツトの情報記憶は、MOS（Metal
Oxide Semiconductor）の寄生容量に記憶され
ているものとする。
説明する。第５図は、リセツト回路付の命令レジ
スタ１６′であり、第６図は本発明による命令レ
ジスタ１６である。なお、命令レジスタ１６，１
６′の各ビツトの情報記憶は、MOS（Metal
Oxide Semiconductor）の寄生容量に記憶され
ているものとする。
第５図において、MOSスイツチT1はプログラ
ム記憶装置（ROM）１３からのデータの取り込
み用スイツチであり、Ａはその制御信号である。
また、MOSスイツチT2はデータ転送線２０から
のデータの取り込み用スイツチであり、Ｂはその
制御信号である。またMOSスイツチT3はグラン
ド電圧（GND）に接続されて情報記憶内容をリ
セツトするスイツチであり、Ｃはその制御信号で
ある。
ム記憶装置（ROM）１３からのデータの取り込
み用スイツチであり、Ａはその制御信号である。
また、MOSスイツチT2はデータ転送線２０から
のデータの取り込み用スイツチであり、Ｂはその
制御信号である。またMOSスイツチT3はグラン
ド電圧（GND）に接続されて情報記憶内容をリ
セツトするスイツチであり、Ｃはその制御信号で
ある。
これに対して、第６図においては、第５図にお
けるリセツト用スイツチT1が不要になり、制御
信号Ｃもそれに伴つて取り除かれる。したがつ
て、プログラム記憶装置１３からのデータ取り込
み用スイツチT1と、データ転送線２０からのデ
ータ取り込み用スイツチT2と、各制御信号Ａ，
Ｂのラインを設けるだけでよい。
けるリセツト用スイツチT1が不要になり、制御
信号Ｃもそれに伴つて取り除かれる。したがつ
て、プログラム記憶装置１３からのデータ取り込
み用スイツチT1と、データ転送線２０からのデ
ータ取り込み用スイツチT2と、各制御信号Ａ，
Ｂのラインを設けるだけでよい。
命令レジスタ１６は、一般に８ビツト以上の構
成のものが多く、したがつてリセツト用スイツチ
の除去は、特に大規模集積回路化されたデイジタ
ル計算機１のチツプサイズの縮小を可能とし、結
局経済性の向上を図ることができる。
成のものが多く、したがつてリセツト用スイツチ
の除去は、特に大規模集積回路化されたデイジタ
ル計算機１のチツプサイズの縮小を可能とし、結
局経済性の向上を図ることができる。
以上説明したように、本発明によれば、プログ
ラム・カウンタに外部より任意アドレスを設定し
てプログラム・シーケンスを変更する際に、回路
を増加することなく、かつ命令レジスタにジヤン
プ命令等の不都合なデータが残らないようにでき
るので、特に大規模集積回路化された計算機に対
して効果が大である。
ラム・カウンタに外部より任意アドレスを設定し
てプログラム・シーケンスを変更する際に、回路
を増加することなく、かつ命令レジスタにジヤン
プ命令等の不都合なデータが残らないようにでき
るので、特に大規模集積回路化された計算機に対
して効果が大である。
第１図は本発明の制御方式を用いる計算機のブ
ロツク図、第２図、第３図はそれぞれ第１図の計
算機の動作タイム・チヤート、第４図は本発明の
実施例を示すアドレス転送回路の詳細ブロツク
図、第５図、第６図は第４図における命令レジス
タの論理回路の比較図である。 １……デイジタル計算機、２……外部制御装
置、３……外部データ・バス、４……内部デー
タ・バス、１９，２０……データ転送線、１４…
…プログラム・カウンタ、１６……命令レジス
タ、１５……命令デコーダおよびコントロール回
路、１７……インクリメンタ。
ロツク図、第２図、第３図はそれぞれ第１図の計
算機の動作タイム・チヤート、第４図は本発明の
実施例を示すアドレス転送回路の詳細ブロツク
図、第５図、第６図は第４図における命令レジス
タの論理回路の比較図である。 １……デイジタル計算機、２……外部制御装
置、３……外部データ・バス、４……内部デー
タ・バス、１９，２０……データ転送線、１４…
…プログラム・カウンタ、１６……命令レジス
タ、１５……命令デコーダおよびコントロール回
路、１７……インクリメンタ。
Claims (1)
- 【特許請求の範囲】 １ 演算回路と、データ・メモリと、プログラ
ム・メモリと、該プログラム・メモリに接続され
たプログラム・カウンタと、上記プログラム・メ
モリから読み出された命令を格納する命令レジス
タと、上記演算回路と上記データ・メモリと上記
プログラム・カウンタとに接続された内部バスと
を具備し、命令の実行と次の命令の読み出しを並
列して行うパイプライン制御のデジタル計算機に
おいて、 該デジタル計算機に接続される外部制御装置か
ら上記内部バスを介して上記プログラム・カウン
タのアドレスの値を更新する場合、上記内部バス
と上記命令レジスタとの間の経路を介して上記更
新アドレス値を上記命令レジスタにもセツトする
ことによつて、上記プログラム・メモリから先行
的に読み出され上記命令レジスタに格納された命
令をジヤンプ命令以外のコードに更新することを
特徴とする計算機制御方式。 ２ 上記パイプライン制御のデジタル計算機は、
マイクロ・コンピユータであることを特徴とする
特許請求の範囲第１項記載の計算機制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203209A JPS58105354A (ja) | 1981-12-16 | 1981-12-16 | 計算機制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56203209A JPS58105354A (ja) | 1981-12-16 | 1981-12-16 | 計算機制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105354A JPS58105354A (ja) | 1983-06-23 |
| JPH055133B2 true JPH055133B2 (ja) | 1993-01-21 |
Family
ID=16470266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56203209A Granted JPS58105354A (ja) | 1981-12-16 | 1981-12-16 | 計算機制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105354A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01243121A (ja) * | 1988-03-25 | 1989-09-27 | Hitachi Ltd | データ処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161860A (en) * | 1978-06-13 | 1979-12-21 | Fujitsu Ltd | One-chip microcomputer featuring test mode setting function |
| JPS56155447A (en) * | 1980-05-02 | 1981-12-01 | Mitsubishi Electric Corp | Microprogram controller |
-
1981
- 1981-12-16 JP JP56203209A patent/JPS58105354A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54161860A (en) * | 1978-06-13 | 1979-12-21 | Fujitsu Ltd | One-chip microcomputer featuring test mode setting function |
| JPS56155447A (en) * | 1980-05-02 | 1981-12-01 | Mitsubishi Electric Corp | Microprogram controller |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105354A (ja) | 1983-06-23 |
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