JP2651218B2 - フレキシブルａｓｉｃマイクロコンピュータ - Google Patents

フレキシブルａｓｉｃマイクロコンピュータ

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JP2651218B2 JP63277547A JP27754788A JP2651218B2 JP 2651218 B2 JP2651218 B2 JP 2651218B2 JP 63277547 A JP63277547 A JP 63277547A JP 27754788 A JP27754788 A JP 27754788A JP 2651218 B2 JP2651218 B2 JP 2651218B2
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Description

【発明の詳細な説明】 技術分野 本発明は、単一の集積回路内に実現されたデジタルマ
イクロコンピュータの分野に関するものである。
従来技術 マイクロコンピュータ（それは、中央処理装置自身に
加えて、RAM及び種々の専用機能を単一の集積回路内に
有している）は従来公知であるが、この様な装置を設計
する方法は、通常、一般の需要にかなうスタンダードな
既成製品を生産する方向に向けられている。この様な装
置の基となるアーキテクチャーは、特定のユーザの必要
性を充足するべくカスタム化される様には設計されてい
ない。むしろ、それらは、所定の組のマクロ命令に対し
て最適に実施すべく設計されている。
この様なマイクロコンピュータの例は、インテル8031
/8051を包含しており、そのアーキテクチャーは、1984
年インテルマイクロコントローラハンドブック（オーダ
ー番号210918−002）の第６章及び米国特許第4,153,933
号及び第4,306,163号に記載されているプログラマブル
シングルチップMOSコンピュータにおいて特定されてい
る。これらの装置の説明（及び本発明者等が既知のその
他の全てのマイクロコンピュータアーキテクチャー）か
ら理解されることは、それらのアーキテクチャーが柔軟
性に欠けることである。コード及びデータに対するメモ
リ寸法、マクロ命令デコード及びタイミング、及び使用
可能な周辺機能（例えば、タイマー／カウンタ及びシリ
アルコントローラ）でさえも、その全てが予め定められ
ており変更することは不可能である。
マイクロコンピュータアーキテクチャー設計に対する
伝統的なアプローチを前提にすれば、このことは驚くに
あたらないことである。一般的な基準として、マイクロ
コンピュータのユーザは、その外部インターフェースの
みに興味を有しており、例えば、マクロ命令の組及び多
分各命令を実行する為に必要とされるタイミングを包含
するピンの定義である。換言すると、ユーザはマイクロ
コンピュータチップがどの操作を実行するかということ
のみに関心があり、それがこれらの動作をどのようにし
て実行するかということには関心がない。
従って、以前のマイクロコンピュータアーキテクチャ
ーは、所定の機能の為に装置の性能を最適化させる為に
設計され最小とされた論理経路から構成されている。換
言すると、マイクロアーキテクチャーは１つの目的の
み、即ち与えられた集積回路区域に対して可及的に迅速
に特定した命令の組を実行することのみを目的として設
計される。同一のアーキテクチャーが多少（又は、多
分、著しく異なった）適用に対して再度使用することが
出来るかもしれないという可能性に対しては何等考慮さ
れていない。
どのような「スタンダードな装置」の場合においても
同じ様に、多くの潜在的なユーザは設計プロセス自身に
おいて役割を果たし且つ個人的な要求にかなう装置をカ
スタム化させることを好む。然し乍ら、この様な各ユー
ザに対してカスタム化マイクロコンピュータを設計する
術がないので、個々の必要性にかなったカスタム化マイ
クロコンピュータをユーザに供給する方法は現在のとこ
ろ存在しない。
付加的な問題は、CPUとは独立的なオンチップメモリ
のテストに関するものである。マイクロコンピュータ
（メモリを具備）を単一の集積回路に製造する場合、該
回路の残部から独立的に該メモリをテストすることは極
めて困難となる。
この問題を解決する１つの方法は米国特許第4,153,93
3号に記載されており、その場合、CPU動作（特にプログ
ラムカウンタ）とは独立的に、特別の命令がプログラム
ROMをメイン内部バス上にソースさせる。然し乍ら、こ
の方法は、未だメイン内部バスを使用し、ROMをアドレ
スする為の専用のロジックの設計を必要としている。こ
の専用ロジックは犠牲をともない、特に通常の実行の速
度及びシリコン面積の両方において発生する。更に一層
著しいことは、メモリ寸法を変化させることが許容され
る場合、この専用ロジックの設計に関連する問題は悪化
する（何故ならば、専用ロジックの複数個の組を形成せ
ねばならないからである）。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、極めて柔軟性があ
り個々のユーザが種々のマクロ命令を変更されることを
可能とした単一基板上のデジタルコンピュータを提供す
ることを目的とする。
構 成 本発明によれば、個々のユーザが、例えば、マクロ命
令の定義の変更、又は単に実行のタイミング及びオンボ
ードメモリ（データ又はコード用のいずれか）の寸法を
特定することを許容するのに十分な柔軟性のある汎用マ
イクロコンピュータアーキテクチャーが提供される。各
ユーザは、自分自身のカスタム化した専用論理機能を特
定し、且つこの様な機能を内部マイクロコンピュータア
ーキテクチャーを介してマクロ命令の組内に容易に組み
込むことが可能である。
本発明の原理は、アーキテクチャーの部品を汎用化乃
至は一般化させることによって達成され、柔軟性及び拡
張性を与えることを主眼とし、その際に単に集積回路に
対する付録としてではなく、付加、削除、及び修正等の
或る種のタイプの機能性を装置自身の心臓部内に組み込
むことを許容している。特定の集積回路の適用の設計
は、マイクロコンピュータと同一の集積回路上にユーザ
自身のカスタムロジックをユーザが設けることを単に許
容すること以上のことを必要とする。それは、又、マイ
クロコンピュータ及びそのカスタムロジックが最早単に
外部装置として通信するものではない場合でなければな
らない。チップ面積のみならず機能性もアーキテクチャ
ーレベルにおいて一体化されねばならない。
例えば、単に外部I/Oポートを設けるという従来の方
法によるユーザが特定する専用ロジック機能を付加させ
ることにより、これらの機能は、マイクロコンピュータ
の内部レジスタファイルに対するこれらの専用機能に関
連するレジスタを付加する為の手段を設けることによっ
てもマイクロアーキテクチャー内に組み込まれる。この
アプローチは、著しく一層大きな柔軟性を与え、それが
あたかもマイクロアーキテクチャー自身内に組み込まれ
ているかの様にユーザがそのカスタム外部装置を操作す
ることを可能とさせる。ユーザは、簡単な論理及び演算
操作を実行する為に固定した外部メモリ装置（他の乏し
い内部レジスタ内に値を書込且つそれから読み取ること
を必要とする）を特定することは必要ではない。従っ
て、ユーザはプログラム設計のコストのみならず、スペ
ース及び性能においても節約することが可能となる。
マクロ命令の組自身の定義に関して著しい柔軟性が与
えられる。チップは、所定のマクロ命令の特定の組を最
適化させる為に設計された専用「貼り付け」ロジックが
ばらばらに配置されていないので、個々のマクロ命令は
単にマイクロコードを書き換えるだけで修正させること
が可能である。命令のデコード及び実行時間も、この様
な態様で修正させることが可能である。
全く新しい命令も、単に付加的なマイクロコードを書
き込むだけで付加することが可能である。幾つかのユー
ザが特定するマクロ命令は、予め定めたマクロ命令の場
合におけるよりも付加的な実行時間を必要とする（何故
ならば、マイクロアーキテクチャーは予め定めたマクロ
命令に対してのみ最適化されているから）場合があるか
も知れないが、ユーザの多くは、カスタムマクロ命令を
設計する付加的な柔軟性の為に速度におけるこの低下分
を認容する。結局、その代替例は、スタンダードの部分
を全部放棄するか、又は予め定めたマクロ命令を結合す
ることによってカスタムマクロ命令命令を定義すること
である（一層遅く且つ一層高価な作業であることは略確
か）。
FASMICアーキテクチャーによって提起される別の問題
は、CPUとは独立したオンチップメモリのテストに関す
るものである。本発明は、内部（従って集積回路の残
部）とは独立したオンチップメモリをテストする為の機
構を与え、その際にスタンダードなメモリアドレス用ロ
ジックを使用し且つ特に可変メモリ寸法が許容される場
合（各ユーザの個々の要求に従って）の専用ロジックを
設計する為の著しく余分のコストを回避する解決法を与
えている。
該機構それ自身は「スキャンパス回路（scan path ci
rcuitry）」を組み込んでおり、それは別の文献におい
て公開されている。エルエスアイロジックコーポレーシ
ョンによって1987年３月に刊行されたLSA2001シリコン
−ゲートHCMOS構成型アレイデータシート、８−10頁を
参照すると良い（尚、これに関しては後に詳述する）。
この「スキャン」機構は、然し乍ら、メイン内部バス
（及びCPUの残部）とは独立したメモリのテスト動作が
極めて重要であるマイクロコンピュータに関連して以前
に使用されたことはない。
要するに、本発明は、単一基板上のデジタルコンピュ
ータにおいて、双方向データバス、データ又はコードの
格納用のメモリであって前記デジタルコンピュータの動
作中にデータの一時的格納の為に使用する１つ又はそれ
以上のレジスタを具備するメモリ、前記メモリをアドレ
スする為のアドレス手段であって前記基板上に位置され
ていない外部装置レジスタのアドレスを前記メモリに使
用するのと同一のアドレス空間内に包含する手段であっ
て前記基板上に位置されているレジスタに許容されるの
と同一の程度の前記外部レジスタの直接的操作を許容す
る手段を具備するアドレス手段、及びマイクロ命令を解
読し且つ実行し且つ演算及び論理操作を実施し且つ前記
データバスと前記メモリと前記アドレス手段とへ結合さ
れている中央処理装置、を有しており、前記中央処理装
置が、前記コンピュータの動作を制御する為のマイクロ
エンジンであって前記コンピュータによって実行される
べき１つ又はそれ以上のマクロ命令を格納する為のマク
ロ命令メモリと、各々が前記マクロ命令の実行を制御す
る為の１つ又はそれ以上の制御信号を有する１つ又はそ
れ以上のマイクロ命令を有するマイクロコードメモリ
と、前記マクロ命令の各々を受け取り且つ前記マクロ命
令をマイクロ命令のシーケンスへマッピングさせ且つ前
記マイクロ命令のシーケンスの最初のマイクロ命令を実
行させる手段と、前記マイクロ命令の実行をシーケンス
動作させる手段とを具備するマイクロエンジン、及び前
記データバスの動作とは独立的に前記基板外部のメモリ
のアドレスと前記マイクロエンジンによって実行される
前記マクロ命令の次のもののアドレスを発生する手段、
を有することを特徴とするデジタルコンピュータを提供
している。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様に付いて詳細に説明する。尚、以下の実施例の説明は
単に例示的なものであって何等本発明を制限する意図を
持ってなされるものではない。本発明の好適実施例に付
いて説明するが、本発明の技術的範囲を逸脱すること無
しに、その他の実施例（異なった命令の組を実施し、異
なった制御手段を使用し、又は異なった専用ロジック機
能を包含するもの）を実現することが可能であることは
当然である。
本発明は、第１図に示したフレキシブルASICマイクロ
コンピュータ（「FASMIC」と略称する）のアーキテクチ
ャー内に実現されている。そこには２つの別々の組のレ
ジスタブロックが設けられており、レジスタの第１のブ
ロック１はビットアドレス可能であると共にバイトアド
レス可能でもあり、且つレジスタの第２ブロックは単に
バイトアドレス可能であるのみである。これらのレジス
タは第１図における２つの別々のブロック内に図示して
あるが、両方の組におけるレジスタは、このチップのア
ーキテクチャー全体に渡って物理的に位置されている
（この図面に示されている）。これらのレジスタをブロ
ック１及び２にグループ化する目的は、単に各レジスタ
に関連する適宜のアドレス機能を例示する為である。
ブロック１及び２におけるレジスタの全ては、マイク
ロコードを介して内部的に、且つユーザマクロ命令を介
して外部的にアクセスすることが可能である。これらの
特別目的（専用）レジスタに加えて、ユーザには、「ス
クラッチパッド」データRAM3内に包含されて１組の汎用
レジスタが与えられている。これらの特別目的レジスタ
の２つ、即ちレジスタＡ及びＢ（数字４及び５で示して
ある）も、公知の演算及び論理操作を実施するALU6の下
側に示してある。
２つのALUオペランドはレジスタTP1 7及びTP2 8内に
格納されており、且つALU操作の種々の結果フラグがPSW
レジスタ９内に格納されている。ALU及びデータRAM3の
みならず全ての特別目的レジスタは、内部バス10を介し
てアクセスすることが可能であり、それから情報を読み
出すか又はそれに情報を書き込むことが可能である。
FASMICアーキテクチャーのこの特定の実施例は、集積
回路全体に渡って分布される制御信号11を発生する汎用
マイクロエンジンによって制御される。このマイクロエ
ンジンは、命令レジスタ（IR）12を有しており、それは
プログラムメモリからフェッチされた後に初期的に各ユ
ーザマクロ命令を保持する。
このマクロ命令は、各マクロ命令をマイクロコードRO
M14内の開始アドレス（又は「エントリーポイント」）
内にマップするマップROM13を介してデコードされる。
該マップROMは、単にマイクロ命令エントリーポイント
のテーブルを有しており、且つマクロ命令オプコード
（opcode、即ちオペレーションコードの略）を介してア
ドレスされる。１つ又はそれ以上のマクロ命令オプコー
ドは、そのグループのマクロ命令を解読するマイクロ命
令のシーケンスにおける最初のマイクロ命令の特定のエ
ントリーポイントを発生する。
注意すべきことであるが、マップROM13及びマイクロ
コードROM14の両方の機能性は、PLA又は純粋にロジック
結合（ROMに対し）における別の実施例において容易に
明らかとさせることが可能である。一般的な基準とし
て、精密な機能性が特定した寸法及び性能境界内で実施
される限り、この機能性がどのようにして具現化される
かということはユーザにとって関係がない。FASMICアー
キテクチャーは、この機能性の二進表示を維持すること
によって著しい柔軟性を許容すべく設計されており、そ
の際にユーザの個々のスペース、性能、又はその他の条
件を満足する為に特定の明示乃至は指定（例えば、64KR
OM）をユーザが選択することを可能とする。
マイクロコードROM内には、マイクロアーキテクチャ
ーの残部をして適宜の機能を実施させることによって特
定のマクロ命令を解読するのに必要な制御信号を包含す
るマイクロ命令のシーケンス（後に詳述する）が存在し
ている。これらの制御信号は、複数個のフィールドに組
織化されており、各フィールドは、例えば特定のレジス
タを読取且つその内容を内部バス上に配置させる等の特
定の機能を表している。これらのフィールドは、更に、
固定長マイクロ命令フォーマットに組織化されており、
該フォーマットの各々は制御信号の複数個のフィールド
を有するマイクロ命令のタイプを構成している。各マイ
クロ命令は、その実行の直前に、マイクロワードレジス
タ（MWR）15内に格納され、そこからそれは本集積回路
に渡って分布されている付加的な制御ロジックによって
デコードされる。
マイクロ命令実行のシーケンス動作はMUX16を介して
制御され、該マルチプレクサは、デフォルト即ち省略時
の解釈として、単純にアドレスを次の逐次的マイクロ命
令ヘインクリメントさせる（何故ならば、マイクロ命令
のシーケンスは、通常、１つ又はそれ以上のマクロ命令
の特定のグループに対して既知である）。然し乍ら、時
々、シーケンス動作は条件付きであり、例えば、条件付
きマイクロコード分岐が発生する場合である。その場
合、前のマイクロ命令自身の特定のフィールドは、次の
アドレスを有している（条件が満足されるとジャンプさ
れる）。最後に、特定のグループのマクロ命令を解読す
るマイクロ命令のシーケンスを実行した後に、次のアド
レスがマップROMの出力によって決定される。何故なら
ば、そのアドレスは次に実行されるべき特定のマクロ命
令に依存するからである。
従って、MUX16は、（１）前のマイクロ命令のアドレ
スをインクリメントし、（２）マップROMによって発生
されるエントリーポイントアドレスを使用するか、又は
（３）前のマイクロ命令（MWR内に格納）から発生され
るか又はその中に包含されている分岐アドレスを使用す
ることによって、実行されるべき次のマイクロ命令のア
ドレスを決定する。このアドレスは、次いで、マイクロ
アドレスレジスタ（MAR）17内に格納され、それはマイ
クロコードROMを直接アドレスし、そのアドレスにおけ
るマイクロ命令をMWR内にロードさせ次いで実行させ
る。
MUX16は実行すべき次のマイクロ命令のアドレスのソ
ース即ち発生源を決定する一方、MUX18はアクセスされ
るべきレジスタのコード化した「アドレス」の発生源を
決定し（例えば、マイクロ命令又はマクロ命令が特定の
レジスタに関して動作する場合）、次いでそのコード化
したアドレスをRAM/レジスタアドレスレジスタ（RAR）1
9内に格納する。
RARに対する３個の可能な発生源の第１のものは、内
部バス10であり、現在実行中のマイクロ命令自身によっ
て特定されるレジスタ（又はRAM位置）の絶対アドレス
を包含している。これらの制御信号は、MWRからデコー
ドされ、次いで内部バス上に配置され、そこで該信号は
そこからデータを読み出すか又はそこにデータを書き込
む特定のレジスタ（又はRAM装置）を選択する為に使用
することが可能である。付加的な制御信号は、勿論、MU
X18がこれ又は他の２つの発生源の内の１つのいずれか
を選択するかを決定する。
第２潜在的RAR発生源20も絶対アドレスであるが、マ
イクロ命令から派生されるものではなく現在実行中のマ
クロ命令から派生する。このアドレスは３つのコンポー
ネント即ち構成要素から構成されている。該アドレスの
最大桁ビットは固定されており、データRAM3内の特定の
オフセットが汎用レジスタ用にリザーブされていること
を表している。次の最大桁ビットは、PSWの或るビット
によって決定され、RAM内の汎用レジスタのどの「バン
ク」が現在アクセス中であるかを表している。最後に、
マクロ命令自身の或るビットは、データRAM3レジスタの
現在のバンク内のどの特定のレジスタがアクセスされて
いるかを特定する。これら３つの構成要素は結合して、
データRAM3内に絶対アドレスを形成し、それは、MUX18
上で選択されると、RAR内にロードされ且つアクセスさ
れるべきデータRAM3をアドレスする為に使用される。
３番目の可能なRAR発生源21は、以下の間接的なアド
レス手段を介して得られるデータRAM3内のアドレスであ
る。ソース及び発生源20は、該間接アドレスをRAR内に
ロードする。次いで、RAR内の内容は、データRAM3内へ
のポインター（間接アドレス）として使用される。デー
タRAM3内のこのアドレスにおけるワードの内容（絶対ア
ドレス）は、MUX18内へのソース21となり、それは、選
択されると、RAR内にロードされる。
MUX22は、RARを介してアクセスされるレジスタ内のデ
ータは、専用ビットアドレス可能レジスタ、専用バイト
アドレス可能レジスタ、又は汎用データRAMレジスタか
ら得られることを概念的に示している。アドレス用レジ
スタに加えて、マイクロ命令及びマクロ命令の両方が、
外部ポートP2 23及びポートP0 24を介してオフチップデ
ータRAMをアクセスすることが可能である。スタックポ
インタレジスタ（SP）25は、「後入れ先立し」（LIFO）
態様でデータをセーブすることによりユーザメモリを組
織化する為に公知のソフトウエア機構を実施する為に使
用される。SPは、スタック上の「頂部」（スタックが上
方向に成長する場合には、最後に挿入されたもの）のア
ドレスを有している。外部ポートP1 26は単純な汎用並
列ポートである。
外部ポートP2 23及びP0 24は、オフチッププログラム
及びデータメモリ（RAM又はROM）をアクセスする為に使
用される。（実行すべき次のマクロ命令の）該アドレス
をポートP2及びP0を介して送り、且つ２つの物理的に別
々の構成要素内（１つの構成要素はそのアドレスの最大
桁半分であり他の１つは最小桁半分である）において計
算される。「次のマクロ命令アドレス発生」機構のこれ
ら２つの構成要素は実際上同一である。
各々は３つの専用レジスタ（夫々、高及び低の半分）
を有しており、即ち、（１）外部データRAM内へのオフ
セットを有するデータポインタ（DPH27及びDPL28）と、
（２）次のマクロ命令のアドレスを有するプログラムカ
ウンタ（PCH29及びPCL30）と、（３）実行すべき次の逐
次マクロ命令のアドレスを得る為にプログラムカウンタ
をインクリメントさせる為の一時的レジスタとして通常
使用される内部レジスタ（IH31及びIL32）とである。
注意すべきことであるが、この機構の高構成要素はイ
ンクリメンタ／デクリメンタ33を有しており、一方低構
成要素は単にインクリメンタ34を有しているだけであ
る。この差違は、低構成要素はALUを使用して相対的ア
ドレス変位を計算し、高構成要素内にマイナーなインク
リメント又はデクリメントのみを残すだけであり、それ
はインクリメンタ／デクリメンタ33を介してハードウエ
ア内で処理されるという事実に起因するものである。
MUX35及びMUX36は、アドレスを発生する為に３個のレ
ジスタの内のどれにアクセスするかを決定する制御信号
を受け取る。この計算は屡々複雑であるので（例えば、
ALU操作を必要とする）、別の内部PD（プログラムカウ
ンタ及びデータポインタ）バスPDH37及びPDL38を使用し
て、この機構に関連するレジスタ内へ且つ内部バス上へ
データが転送されることを許容し、そこからそれはALU
を介して操作され得る。バッファ39及び40は、何等対立
無しに（何故ならば、内部バスは任意の与えられた時刻
において１つのソースによってのみ「マスター」即ち支
配下とされることが可能であるに過ぎないからである）
PDバスと内部バスとの間においてデータが適切に転送さ
れることを確保するのに必要な公知のロジック機構を有
している。
従って、次のマクロ命令アドレスは、マイクロコード
制御の下でこの機構を介して計算される（例えば、いず
れかの必要な論理及び演算操作を実施する為にALUを使
用しPDバス及び内部バスを介してデータを操作すること
によって）。外部データRAMアドレスもこの機構を介し
て計算される。
実行されるべき次のマクロ命令のアドレスは、プログ
ラムアドレスレジスタ（PARH41及びPARL42）内に究極的
に格納される。オフチップメモリから次のマクロ命令を
フェッチすることに加えて（外部ポートP2及びP0を介し
て）、ユーザプログラムの幾つか又は全てをオプション
のオンチッププログラムROM43内に格納させることが可
能である。とにかく、この機構は、外部データRAMの読
出しか書込み、又は次のマクロ命令のフェッチ（外部メ
モリ又はオンチップROMのいずれかから）のいずれかと
なり、それは次いで内部バス上及びIR内にロードされ、
それは上述した汎用マイクロエンジンによって実行され
る。
最後に、本アーキテクチャーは又タイミング機構44及
び或る専用ロジック機能（タイマー／カウンタ45、イン
タラプト機構46及びシリアルコントローラ47）も有して
おり、その各々は当該技術において従来公知であり1984
年のインテルマイクロコントローラハンドブック（オー
ダー番号210918−002）の第６章に詳細に説明されてい
る。外部ポートP3 48は、これらの専用機能へのアクセ
スを与え、ユーザが特定する専用論理機能の外部レジス
タ（ブロック１及び２内の内部レジスタのアドレス空間
内に組み込まれている）のアドレス動作を除いて、それ
らは本発明に僅かに関係しているに過ぎない。
第２図には、内部バスを使用することなしに、オンチ
ップメモリのテストを可能とさせるFASMICアーキテクチ
ャー内に組み込んだ別の機構を示してある。注意すべき
ことであるが、メモリ内への専用メモリアドレスロジッ
クを設計する代わりに、本発明はスタンダードなメモリ
構成要素内に既に組み込んだ上述した「スキャン」技術
の利点を利用している。
メモリ自身１は、或る制御信号に加えて、３組のラッ
チ（入力ラッチ２、アドレスラッチ３、及び出力ラッチ
４）によって囲繞されている。セルセレクト信号（CS）
５がリセット（メモリをディスエーブル）されると、シ
リアルアドレスビット（読出又は書込のいずれかに拘ら
ず、テストすべきデータをアドレス動作する）を、入力
アドレスクロック（ICKASDR）６をストローブすること
によってアドレスラッチ（その幅は、RAMの幅によって
決定され、ビット当たり１個のラッチが設けられてい
る）内にロードさせることが可能である。同様に、入力
データクロック（ICKDATA）７をストローブさせること
によって、テストデータを入力ラッチ（入力のビット当
たり１個）内に直列的に入力させることが可能である。
CS及び書込イネーブル信号（WE）８をセットすること
により（且つ内部スキャンクロック信号を「低」に保
持）、内部ラッチ内に既にストローブされたテストデー
タは、以前にアドレスラッチ内にストローブされたアド
レスにおいてメモリ内に書き込まれる。WEがリセットさ
れることを除いて、メモリからテストデータを読み取る
為に同一の手段が続けられる。次いで、該テストデータ
を出力ラッチの入力に配置させ、そこでそれは、出力デ
ータクロック（OCK）９を一度ストローブすることによ
ってラッチさせることが可能である。次いで、出力（O
E）10をイネーブルさせ、CSをリセットさせ（メモリを
デイスエーブルさせ）且つデータの各ビットがシフトア
ウトされる迄内部スキャンクロックをストローブするこ
とによって、データを直列的にアクセスすることが可能
である。
この様に、メモリ自身で供給される入力ラッチ、出力
ラッチ及びアドレスラッチのみを使用して、スキャン機
構を介してメモリをテストすることが可能であり、従っ
て、専用ロジックを形成することを必要とする内部バス
を使用することから発生する問題を回避することを可能
としている。
FASMIC柔軟性の例 専用外部ロジックの付加 第３図を参照して、FASMIC設計者によって未だかつて
考えたことのないFASMICアーキテクチャーへの特定の専
用論理装置を付加すること（例えば、DMA装置）をユー
ザが要望している場合を考える。伝統的には、そのユー
ザは、第１図に示した外部ポートに設けられているFASM
ICへのアクセスを有するのみであった。然し乍ら、FASM
ICアーキテクチャーにおいて、その装置の外部的にアク
セス可能なレジスタは基本的なアーキテクチャー内に組
み込まれており、即ちそれらは直接的にビットアドレス
可能又はバイトアドレス可能なレジスタの組の中に設け
られる。
外部装置のレジスタをFASMICの内部レジスタアドレス
空間内に設けることの重要性は、ユーザがFASMICを制御
する為のソフトウエアを書く場合に明らかとなる。例え
ば、第３図に示した専用のロジック装置の特定のレジス
タ（「レジスタＣ」）内に１個のビットを設定するタス
ク（例えば、FASMIC命令セットを使用して）に付いて考
えてみる。
FASMICアーキテクチャーにおいて（その外部レジスタ
はFASMICの内部アドレス空間内にあるので）、該プログ
ラムは、レジスタＣの２番目の最小桁ビットを設定する
１つの命令（「SETB C.1」）のみからなる。然し乍ら、
レジスタＣがFASMICの内部アドレス空間内に包含されて
いなかった場合（本発明者が既知の全てのマイクロコン
ピュータにおける場合の如く）には、著しく長いプログ
ラム（第３図に示した５つのマクロ命令からなる）が必
要とされる。
要するに、ユーザは、外部レジスタＣ（マクロ命令１
及び５）から読み取った値を保持する為に、「スクラッ
チ」レジスタをセーブし且つ究極的に回復せねばならな
い。更に、ユーザは、レジスタＣの内容をそのスクラッ
チレジスタ（マクロ命令２）内に移動させ、且つそのビ
ット（マクロ命令３）を最終的に設定した時に、その結
果をレジスタＣ（マクロ命令４）内に移動して戻さねば
ならない。
このプログラムの付加的な長さは、外部レジスタを操
作する場合にはいつでも余分のプログラミングが必要と
されることを表している。ユーザの装置のレジスタが屡
々アクセスされる場合、FASMIC方法を使用する対応する
プログラムよりも、ユーザのプログラムは著しく遅く、
且つ著しく一層大きな空間を占有する。
外部レジスタのアクセス動作等のこの様な明らかに冗
長な（且つ頻繁な）動作は、（殆どのコンピュータシス
テムの心臓部に位置する重要なデータ操作マクロ命令に
集中するのではなく）ユーザがデータを移動させるのみ
ならず制限されたスクラッチレジスタを節約し且つ回復
させる為の回り道的で屡々困難な経路を決定することを
強制するよりも，内部的に処理した場合には一層能率的
である。
要するに、装置の内部レジスタアドレス空間内に外部
レジスタを設ける為にFASMICアーキテクチャーを一般化
させることによって、本発明は、余分の「データ移動」
命令（それは多くのコンピュータプログラムの過度の割
合を占めることが屡々である）を処理することの必要性
をユーザから取り除き、且つユーザが「データ操作」
（即ち、数字処理）命令を必要とする目下の特定のタス
クに集中することを自由とさせる。
マクロ命令セットのカスタム化 ユーザは、その個別的な必要性にかなったものとする
為にマクロ命令のセット（組）をカスタム化することを
所望する。FASMICアーキテクチャーは、この様なカスタ
ム化を可能とするばかりか、極めて簡単化させる。
一般的な（且つ通常許容可能な）「キャリー付き加算
（add with carry）（ADC）マクロ命令がユーザに提供
されている場合を考察する。簡単に説明すると、このマ
クロ命令は２つの数字を加算し且つ、その結果がそれの
最大桁ビットを越えてキャリーを発生した場合に、キャ
リービットをセットする。然し乍ら、その特定のユーザ
が（何等かの理由により）常にキャリービットをセット
する修正したADDCマクロ命令を必要とする場合にはどう
なるか？事実上、マシン内には全ての機能性が既に存在
しているが、従来技術のマイクロコンピュータはユーザ
に実現性のある解決を与えていない。
一方、FASMICは、この様な要求に対してカスタム化す
べく設計されているので、マイクロコードは単に多少修
正されていることを必要とするに過ぎない。ALUにおけ
る加算操作によって発生されるキャリー値の使用ではな
く、マイクロコードは単に加算操作の後のいくつかにキ
ャリービットを直接的にセットすることを必要とする。
FASMICアーキテクチャーはこの柔軟性を基に設計されて
いるので、この特定のユーザに対しての操作上の多少の
変更が可能なのである（その場合に何等付加的なハード
ウエアの変更を必要とすることなしに）。
その他の例は豊富である。ユーザは既存のマクロ命令
を単に修正するのではなく、全く新しいマクロ命令を付
加することを所望する場合もある。この場合に必要とさ
れることは、新しいマイクロコードシーケンスであり、
且つマップROM内のそのエントリーポイントの付加であ
る。前のマクロ命令セットとの適合性（たとえ実行時間
においても）も、現在の屡々より高速なルーチンよりも
「適合性」のあるマイクロルーチンを実行させるユーザ
が設定可能なスイッチを設けることによって簡単に可能
となる。より遅い速度は、屡々必要な程度の適合性を提
供する。
要するに、マクロ命令を各ユーザの個々の要求に対し
てカスタム化させることを可能とする柔軟性のあるアー
キテクチャーをユーザに供給することによって明らかに
重要な機能性を得ることが可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明
したが、本発明はこれら具体例にのみ限定されるべきも
のでは無く、本発明の技術的範囲を逸脱すること無しに
種々の変形が可能であることは勿論である。
【図面の簡単な説明】
第１図は本発明の好適実施例に基づいて構成されたFASM
ICマイクロコンピュータのアーキテクチャーを示した説
明図、第２図は内部バスから独立したオンチップメモリ
をテストする「スキャン」技術を示した説明図、第３図
はいかにしてユーザ指定専用ロジック機能が基本FASMIC
アーキテクチャーへ付加されるかを示した説明図、であ
る。 （符号の説明） 3:データRAM 6:ALU 7,8,9:レジスタ 10:内部バス 11:制御信号 12:命令レジスタ 13:マップROM 14:マイクロコードROM 15:マイクロワードレジスタ 16,18:マルチプレクサ（MUX） 20,21:RARソース 23,24:外部ポート 33:インクリメンタ／デクリメンタ 34:インクリメンタ 43:プログラムROM 44:タイミング機構
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パブリーナ エングヒリス アメリカ合衆国，カリフォルニア 94306，パロ アルト，ブライアント アベニュー 3182 (56)参考文献 特開 昭50−79232（ＪＰ，Ａ) 特開 昭47−41337（ＪＰ，Ａ) 特開 昭51−130138（ＪＰ，Ａ) 特開 昭53−79341（ＪＰ，Ａ) 特開 昭55−154635（ＪＰ，Ａ) 特開 昭56−101250（ＪＰ，Ａ) 特開 昭50−97248（ＪＰ，Ａ) 特開 昭53−139944（ＪＰ，Ａ) 正田英介、木田泰著「マイクロプログ ラミングと制御機器」（1978−４−10) 産報出版ＰＰ．62−67

Claims (8)

    (57)【特許請求の範囲】
  1. 【請求項１】単一基板上のデジタルコンピュータにおい
    て、双方向データバス、データ又はコードの格納用のメ
    モリであって前記デジタルコンピュータの動作中にデー
    タの一時的格納の為に使用する１つ又はそれ以上のレジ
    スタを具備するメモリ、前記メモリをアドレスする為の
    アドレス手段であって前記基板上に位置されていない外
    部装置レジスタのアドレスを前記メモリに使用するのと
    同一のアドレス空間内に包含する手段であって前記基板
    上に位置されているレジスタに許容されるのと同一の程
    度の前記外部レジスタの直接的操作を許容する手段を具
    備するアドレス手段、及びマイクロ命令を解読し且つ実
    行し且つ演算及び論理操作を実施し且つ前記データバス
    と前記メモリと前記アドレス手段とへ結合されている中
    央処理装置、を有しており、前記中央処理装置が、前記
    コンピュータの動作を制御する為のマイクロエンジンで
    あって前記コンピュータによって実行されるべき１つ又
    はそれ以上のマクロ命令を格納する為のマクロ命令メモ
    リと、各々が前記マクロ命令の実行を制御する為の１つ
    又はそれ以上の制御信号を有する１つ又はそれ以上のマ
    イクロ命令を有するマイクロコードメモリと、前記マク
    ロ命令の各々を受け取り且つ前記マクロ命令をマイクロ
    命令のシーケンスへマッピングさせ且つ前記マイクロ命
    令のシーケンスの最初のマイクロ命令を実行させる手段
    と、前記マイクロ命令の実行をシーケンス動作させる手
    段とを具備するマイクロエンジン、及び前記データバス
    の動作とは独立的に前記基板外部のメモリのアドレスと
    前記マイクロエンジンによって実行される前記マクロ命
    令の次のもののアドレスを発生する手段、を有すること
    を特徴とするデジタルコンピュータ。
  2. 【請求項２】特許請求の範囲第１項において、前記デー
    タバスの通常の動作を中断すること無しに前記メモリを
    テストする手段を有しており、前記テストする手段が、
    そこへデータを書き込むか又はそこからデータを読み取
    る前記メモリ内のアドレスを外部源から受け取る為の１
    個又はそれ以上のアドレス入力フィードバック回路、前
    記メモリ内の前記アドレスへ書き込むことの可能なデー
    タを外部源から受け取る為の１個又はそれ以上のデータ
    入力フィードバック回路、前記メモリ内の前記アドレス
    に格納されているデータを前記メモリから受け取る為の
    １個又はそれ以上のデータ出力フィードバック回路、前
    記メモリを前記アドレス入力フィードバック回路と前記
    データ入力フィードバック回路と前記データ出力フィー
    ドバック回路とへ結合させる手段、を有することを特徴
    とするデジタルコンピュータ。
  3. 【請求項３】特許請求の範囲第２項において、前記テス
    ト手段は、前記アドレス入力フィードバック回路へのア
    ドレスビット、前記データ入力フィードバック回路への
    データビット、及び前記データ出力フィードバック回路
    への前記メモリからのデータビットの直列転送を制御す
    るクロック手段を有することを特徴とするデジタルコン
    ピュータ。
  4. 【請求項４】特許請求の範囲第１項において、前記マイ
    クロエンジンは、前記基板外部の発生源から１つ又はそ
    れ以上の信号を受け取る手段を有しており、前記信号
    は、前記マクロ命令を受け取り且つマイクロ命令のシー
    ケンスへマッピングする手段をして、前記マクロ命令を
    前記信号が受け取られなかった場合に選択されたであろ
    う様なものとは異なったマイクロ命令のシーケンスへマ
    ップさせることを特徴とするデジタルコンピュータ。
  5. 【請求項５】特許請求の範囲第１項において、前記マク
    ロ命令を受け取り且つマイクロ命令のシーケンスへマッ
    ピングする手段が、前記マクロ命令の１つ又はそれ以上
    のビットによってアドレスされ実行されるべき前記最初
    のマイクロ命令の前記マイクロコードメモリ内にアドレ
    スを格納するマッピングメモリ、前記デジタルコンピュ
    ータにより実行可能なマクロ命令の組にマクロ命令を付
    加し且つそれから削除し且つ前記デジタルコンピュータ
    によって前記マクロ命令の１つまたはそれ以上が実行さ
    れる速度を変化させ且つ前記マクロ命令が実行される場
    合に実行される機能を変化させる手段であって前記マッ
    ピングメモリ及び前記マイクロコードメモリの内容のみ
    を修正し前記基板上のいずれの付加的な論理回路も修正
    することのないステップを具備する手段を有することを
    特徴とするデジタルコンピュータ。
  6. 【請求項６】特許請求の範囲第１項において、メモリ／
    レジスタアドレスレジスタ、２つ又はそれ以上の発生源
    から前記メモリ／レジスタアドレスレジスタの内容を選
    択し前記マイクロコードメモリ内の１つ又はそれ以上の
    マイクロ命令から発生される制御信号によって制御され
    る多重化手段、を有することを特徴とするデジタルコン
    ピュータ。
  7. 【請求項７】特許請求の範囲第６項において、前記多重
    化手段の発生源が、前記基板上に位置されておりデータ
    がそれに書き込まれたり又はそれから読み取られたりす
    る為の前記メモリ内のアドレス又はレジスタを表すコー
    ド化信号、及び前記基板上に位置されておりその内容が
    それへデータが書き込まれたり又はそれからデータが読
    み取られたりする前記メモリ内のアドレスを包含する前
    記メモリ内のワードに対するアドレスポインターを表す
    コード化信号、を有することを特徴とするデジタルコン
    ピュータ。
  8. 【請求項８】特許請求の範囲第１項において、前記デー
    タバスの動作とは独立的に前記基板の外部のメモリのア
    ドレスと前記マイクロエンジンによって実行されるべき
    前記マクロ命令の次のもののアドレスとを発生する手段
    が、その内容が１つ又はそれ以上の連続するワードのデ
    ータが格納されている前記基板の外部の前記メモリ内の
    エリアをアドレスするデータポインタレジスタ、その内
    容が１つ又はそれ以上の連続するマクロ命令が格納され
    ているプログラムメモリ内のエリアをアドレスするプロ
    グラムカウンタレジスタ、データがそれに書き込まれる
    か又はデータがそれから読み取られるデータメモリ内の
    アドレスの発生を容易とさせる為に前記データポイント
    レジスタをインクリメント又はデクリメントさせる手
    段、前記コンピュータによって実行されるべき次のマク
    ロ命令のプログラムメモリ内のアドレスの発生を容易と
    させる為に前記プログラムカウンタレジスタをインクリ
    メント又はデクリメントさせる手段、を有することを特
    徴とするデジタルコンピュータ。
JP63277547A 1987-11-03 1988-11-04 フレキシブルａｓｉｃマイクロコンピュータ Expired - Fee Related JP2651218B2 (ja)

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