JPH0235523A - フレキシブルａｓｉｃマイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 艮亙九災 本発明は、単一の集積回路内に実現されたデジタルマイ
クロコンピュータの分野に関するものである。

児米滋ｌ マイクロコンピュータ（それは、中央処理装置自身に加
えて、ＲＡＭ及び種々の専用機能を単一の集積回路内に
有している）は従来公知であるが、この様な装置を設計
する方法は１通常、一般の需要にかなうスタンダードな
既成製品を生産する方向に向けられている。この様な装
置の基となるアーキテクチャ−は、特定のユーザの必要
性を充足するべくカスタム化される様には設計されてい
ない。むしろ、それらは、所定の組のマクロ命令に対し
て最適に実施す′べく設計されている。

この様なマイクロコンピュータの例は、インテル８０３
１／８０５１を包含しており、そのアーキテクチャ−は
、１９８４年インテルマイクロコントローラハンドブッ
ク（オーダ一番号２１０９１８−００２）（７）第６章
及び米国特許第４，１５３．９３３号及び第４，３０６
，１６３号に記載されているプログラマブルシングルチ
ップＭＯＳコンピュータにおいて特定されている。これ
らの装置の説明（及び本発明者等が既知のその他の全て
のマイクロコンピュータアーキテクチャ−）から理解さ
れることは、それらのアーキテクチャ−が柔軟性に欠け
ることである。コード及びデータに対するメモリ寸法、
マクロ命令デコード及びタイミング、及び使用可能な周
辺機能（例えば、タイマー／カウンタ及びシリアルコン
トローラ）でさえも、その全てが予め定められており変
更することは不可能である。

マイクロコンピュータアーキテクチャ−設計に対する伝
統的なアプローチを前提にすれば、このことは驚くにあ
らたないことである。一般的な基準として、マイクロコ
ンピュータのユーザは、その外部インターフェースのみ
に興味を有しており、例えば、マクロ命令の組及び多分
各命令を実行する為に必要とされるタイミングを包含す
るピンの定義である。換言すると、ユーザはマイクロコ
ンピュータチップがどの操作を実行するかということの
みに関心があり、それがこれらの動作をどのようにして
実行するかということには関心がない。

従って、以前のマイクロコンピュータアーキテクチャ−
は、所定の機能の為に装置の性能を最適化させる為に設
計され最小とされた論理経路から構成されている。換言
すると、マイクロアーキテクチャ−は１つの目的のみ、
即ち与えられた集積回路区域に対して可及的に迅速に特
定した命令の組を実行することのみを目的として設計さ
れる。

同一のアーキテクチャ−が多少（又は、多分、著しく異
なった）適用に対して再度使用することが出来るかもし
れないという可能性に対しては何等考慮されていない。

どのような［スタンダードな装置」の場合においても同
じ様に、多くの潜在的なユーザは設計プロセス自身にお
いて役割を果たし且つ個人的な要求にかなう装置をカス
タム化させることを好む。

然し乍ら、この様な各ユーザに対してカスタム化マイク
ロコンピュータを設計する術がないので、個々の必要性
にかなったカスタム化マイクロコンピュータをユーザに
供給する方法は現在のところ存在しない。

付加的な問題は、ＣＰＵとは独立的なオンチップメモリ
のテストに関するものである。マイクロコンピュータ（
メモリを具備）を単一の集積回路に製造する場合、該回
路の残部から独立的に該メモリをテストすることは極め
て困難となる。

この問題を解決する１つの方法は米国特許第４゜１５３
．９３３号に記載されており、その場合、ＣＰＵ動作（
特にプログラムカウンタ）とは独立的に、特別の命令が
プログラムＲＯＭをメイン内部バス上にソースさせる。

然し乍ら、この方法は。

未だメイン内部バスを使用し、ＲＯＭをアドレスする為
の専用ロジックの設計を必要としている。

この専用ロジックは犠牲をともない、特に通常の実行の
速度及びシリコン面積の両方において発生する。更に一
層著しいことは、メモリ寸法を変化させることが許容さ
れる場合、この専用ロジックの設計に関連する問題は悪
化する（何故ならば。

専用ロジックの複数個の組を形成せねばならないからで
ある）。

目　　　的 本発明は１以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、極めて柔軟性があり
個々のユーザが種々のマクロ命令を変更させることを可
能とした単一基板上のデジタルコンピュータを提供する
ことを目的とする。

且−双 本発明によれば、個々のユーザが、例えば、マクロ命令
の定義の変更、又は単に実行のタイミング及びオンボー
ドメモリ（データ又はコード用のいずれか）の寸法を特
定することを許容するのに十分な柔軟性のある汎用マイ
クロコンピュータアーキテクチャ−が提供される。各ユ
ーザは、自分自身のカスタム化した専用論理機能を特定
し、且つこの様な機能を内部マイクロコンピュータアー
キテクチャ−を介してマクロ命令の組内に容易に組み込
むことが可能である。

本発明の原理は、アーキテクチャ−の部品を汎用化乃至
は一般化させることによって達成され、柔軟性及び拡張
性を与えることを主眼とし、その際に単に集積回路に対
する付録としてではなく、付加、削除、及び修正等の成
る種のタイプの機能性を装置自身の心臓部内に組み込む
ことを許容している。特定の集積回路の適用の設計は、
マイクロコンピュータと同一の集積回路上にユーザ自身
のカスタムロジックをユーザが設けることを単に許容す
ること以上のことを必要とする。それは、又、マイクロ
コンピュータ及びそのカスタムロジックが最早単に外部
装置として通信するものではない場合でなければならな
い。チップ面積のみならず機能性もアーキテクチャ−レ
ベルにおいて一体化されねばならない。

例えば、単に外部■／○ボートを設けるという従来の方
法によるユーザが特定する専用ロジック機能を付加する
ことよりも、これらの機能は、マイクロコンピュータの
内部レジスタファイルに対するこれらの専用機能に関連
するレジスタを付加する為の手段を設けることによって
もマイクロアーキテクチャ−内に組み込まれる。このア
プローチは、著しく一層大きな柔軟性を与え、それがあ
たかもマイクロアーキテクチャ−自身内に組み込まれて
いるかの様にユーザがそのカスタム外部装置を操作する
ことを可能とさせる。ユーザは、簡単な論理及び演算操
作を実行する為に固定した外部メモリ位置（他の乏しい
内部レジスタ内に値を書込且つそれから読み取ることを
必要とする）を特定することは必要ではない。従って、
ユーザはプログラム設計のコストのみならず、スペース
及び性能においても簡約することが可能となる。

マクロ命令の組自身の定義に関して著しい柔軟性が与え
られる。チップは、所定のマクロ命令の特定の組を最適
化させる為に設計された専用「貼り付け」ロジックがば
らばらに配置されていないので１個々のマクロ命令は単
にマイクロコードを書き換えるだけで修正させることが
可能である。

命令のデコード及び実行時間も、この様な態様で修正さ
せることが可能である。

全く新しい命令も、単に付加的なマイクロコードを書き
込むだけで付加することが可能である。

幾つかのユーザが特定するマクロ命令は、予め定めたマ
クロ命令の場合におけるよりも付加的な実行時間を必要
とする（何故ならば、マイクロアーキテクチャ−は予め
定めたマクロ命令に対してのみ最適化されているから）
場合があるかも知れないが、ユーザの多くは、カスタム
マクロ命令を設計する付加的な柔軟性の為に速度におけ
るこの低下分を認容する。結局、その代替例は、スタン
ダードの部分を全部放棄するか、又は予め定めたマクロ
命令を結合することによってカスタムマクロ命令を定義
することである（−層遅く且つ一層高価な作業であるこ
とは略確か）。

ＦＡＳＭＩＣアーキテクチャ−によって提起される別の
問題は、ＣＰＵとは独立したオンチップメモリのテスト
に関するものである。本発明は、内部（従って集積回路
の残部）とは独立したオンチップメモリをテストする為
の機構を与え、その際にスタンダードなメモリアドレス
用ロジックを使用し且つ特に可変メモリ寸法が許容され
る場合（各ユーザの個々の要求に従って）の専用ロジッ
クを設計する為の著しく余分のコストを回避する解決法
を与えている。

該機構それ自身は「スキャンパス回路（ｓｃａｎ　ｐａ
ｔｈ　ｃｉｒｃｕｉｔｒｙ）Ｊを組み込んでおり、それ
は別の文献において公開されている。エルニスアイロジ
ックコーポレーションによって１９８７年３月に刊行さ
れたＬＳＡ２００１シリコン−ゲートＨＣＭＯ５構成型
アレイデータシート、８−１０頁を参照すると良い（尚
、これに関しては後に詳述する）、この「スキャン」機
構は、然し乍ら、メイン内部バス（及びＣＰＵの残部）
とは独立したメモリのテスト動作が極めて重要であるマ
イクロコンピュータに関連して以前に使用されたことは
ない。

要するに１本発明は、単一基板上のデジタルコンピュー
タにおいて、双方向データバス、データ又はコードの格
納用のメモリであって前記デジタルコンピュータの動作
中にデータの一時的格納の為に使用する１つ又はそれ以
上のレジスタを具備するメモリ、前記メモリをアドレス
する為のアドレス手段であって前記基板上に位置されて
いない外部装置レジスタのアドレスを前記メモリに使用
するのと同一のアドレス空間内に包含する手段であって
前記基板上に位置されているレジスタに許容されるのと
同一の程度の前記外部レジスタの直接的操作を許容する
手段を具備するアドレス手段。

及びマイクロ命令を解読し且つ実行し且つ演算及び論理
操作を実施し且つ前記データバスと前記メモリと前記ア
ドレス手段とへ結合されている中央処理装置、を有して
おり、前記中央処理装置が、前記コンピュータの動作を
制御する為のマイクロエンジンであって前記コンピュー
タによって実行されるべき１つ又はそれ以上のマクロ命
令を格納する為のマクロ命令メモリと、各々が前記マク
ロ命令の実行を制御する為の１つ又はそれ以上の制御信
号を有する１つ又はそれ以上のマイクロ命令を有するマ
イクロコードメモリと、前記マクロ命令の各々を受け取
り且つ前記マクロ命令をマイクロ命令のシーケンスへマ
ツピングさせ且つ前記マイクロ命令のシーケンスの最初
のマイクロ命令を実行させる手段と、前記マイクロ命令
の実行をシーケンス動作させる手段とを具備するマイク
ロエンジン、及び前記データバスの動作とは独立的に前
記基板外部のメモリのアドレスと前記マイクロエンジン
によって実行される前記マクロ命令の次のもののアドレ
スを発生する手段、を有することを特徴とするデジタル
コンピュータを提供している。

去」Ｌ昨 以下、添付の図面を参考に１本発明の具体的実施の態様
に付いて詳細に説明する。尚、以下の実施例の説明は単
に例示的なものであって何等本発明を制限する意図を持
ってなされるものではない。

本発明の好適実施例に付いて説明するが、本発明の技術
的範囲を逸脱すること無しに、その他の実施例（異なっ
た命令の組を実施し、異なった制御手段を使用し、又は
異なった専用ａシソ９機能を包含するもの）を実現する
ことが可能であることは当然である。

本発明は、第１図に示したフレキシブルＡＳＩＣマイク
ロコンピュータ（ｒＦＡｓＭＩｃＪ　と略称する）のア
ーキテクチャ−内に実現されている。

そこには２つの別々の組のレジスタブロックが設けられ
ており、レジスタの第１ブロツク１はビットアドレス可
能であると共にバイトアドレス可能でもあり、且つレジ
スタの第２ブロツクは単にバイトアドレス可能であるの
みである。これらのレジスタは第１図における２つの別
々のブロック内に図示しであるが１両方の組におけるレ
ジスタは、このチップのアーキテクチャ−全体に渡って
物理的に位置されている（この図面に示されている）。

これらのレジスタをブロック１及び２にグループ化する
目的は、単に各レジスタに関連する適宜のアドレス機能
を例示する為である。

ブロック１及び２におけるレジスタの全ては、マイクロ
コードを介して内部的に、且つユーザマクロ命令を介し
て外部的にアクセスすることが可能である。これらの特
別目的（専用）レジスタに加えて、ユーザには、「スク
ラッチパッド」データＲＡＭ３内に包含されて１組の汎
用レジスタが与えられている。これら特別目的レジスタ
の２つ。

即ちレジスタＡ及びＢ（数字４及び５で示しである）も
、公知の演算及び論理操作を実施するＡＬＵ６の下側に
示しである。

２つのＡＬＵオペランドはレジスタＴＰＩ　　８及びＴ
Ｐ２　８内に格納されており、且つＡＬＵ操作の種々の
結果フラグがＰＳＷレジスタ９内に格納されている。Ａ
ＬＵ及びデータＲＡＭ３のみならず全ての特別目的レジ
スタは、内部バス１０を介してアクセスすることが可能
であり、それから情報を読み出すか又はそれに情報を書
き込むことが可能である。

ＦＡＳＭＩＣアーキテクチャ−のこの特定の実施例は、
集積回路全体に渡って分布される制御信号１１を発生す
る汎用マイクロエンジンによって制御される。このマイ
クロエンジンは、命令レジスタ（ＩＲ）１２を有してお
り、それはプログラムメモリからフェッチされた後に初
期的に各ユーザマクロ命令を保持する。

このマクロ命令は、各マクロ命令をマイクロコードＲＯ
Ｍ１４内の開始アドレス（又は「エントリーポイント」
）内にマツプするマツプＲＯＭ　１３を介してデコード
される。該マツプＲＯＭは、単にマイクロ命令エントリ
ーポイントのテーブルを有しており、且つマクロ命令オ
プコード（０ρｃｏｄｅ、即ちオペレーションコードの
略）を介してアドレスされる。１つ又はそれ以上のマク
ロ命令オプコードは、そのグループのマクロ命令を解読
するマイクロ命令のシーケンスにおける最初のマイクロ
命令の特定のエントリーポイントを発生する。

注意すべきことであるが、マツプＲＯＭ１３及びマイク
ロコードＲＯＭ１４の両方の機能性は。

ＰＬＡ又は純粋にロジック統合（ＲＯＭに対し）におけ
る別の実施例において容易に明らかとさせることが可能
である。一般的な基準として、精密な機能性が特定した
寸法及び−性能境界内で実施される限り、この機能性が
どのようにして具現化されるかということはユーザにと
って関係がない。

ＦＡＳＭＩＣアーキ−テクチャ−は、この機能性の二進
表示を維持することによって著しい柔軟性を許容するべ
く設計されており、その際にユーザの個々のスペース、
性能、又はその他の条件を満足する為に特定の明示乃至
は指定（例えば、６４ＫＲＯＭ）をユーザが選択するこ
とを可能とする。

マイクロコードＲＯＭ内には、マイクロアーキテクチャ
−の残部をして適宜の機能を実施させることによって特
定のマクロ命令を解読するのに必要な制御信号を包含す
るマイクロ命令のシーケンス（後に詳述する）が存在し
ている。これらの制御信号は、複数個のフィールドに組
織化されており、各フィールドは、例えば特定のレジス
タを読取且つその内容を内部バス上に配置させる等の特
定の機能を表している。これらのフィールドは、更に、
固定長マイクロ命令フォーマットに組織化されており、
該フォーマットの各々は制御信号の複数個のフィールド
を有するマイクロ命令のタイプを構成している。各マイ
クロ命令は、その実行の直前に、マイクロワードレジス
タ、（ＭＷＲ）１５内に格納され、そこからそれは本集
積回路に渡って分布されている付加的な制御ロジックに
よってデコードされる。

マイクロ命令実行のシーケンス動作はＭＵＸＩ６を介し
て制御され、該マルチプレクサは、デフォルト即ち省略
時の解釈として、単純にアドレスを次の逐次的マイクロ
命令へインクリメントさせる（何故ならば、マイクロ命
令のシーケンスは、通常、１つ又はそれ以上のマクロ命
令の特定のグループに対して既知である）。然し乍ら、
時々、シーケンス動作は条件付きであり、例えば、条件
付きマイクロコード分岐が発生する場合である。

その場合、前のマイクロ命令自身の特定のフィールドは
１次のアドレスを有している（条件が満足されるとジャ
ンプされる）、最後に、特定のグループのマクロ′命令
を解読するマイクロ命令のシーケンスを実行した後に、
次のアドレスがマツプＲＯＭの出力によって決定される
。何故ならば、そのアドレスは次に実行されるべき特定
のマクロ命令に依存するからである。

従って、ＭＵＸ１６は、（１）前のマイクロ命令のアド
レスをインクリメントし、（２）マツプＲＯＭによって
発生されるエントリーポイントアドレスを使用するか、
又は（３）前のマイクロ命令（ＭＷＲ内に格納）から発
生されるか又はその中に包含されている分岐アドレスを
使用することによって、実行されるべき次のマイクロ命
令のアドレスを決定する。このアドレスは１次いで、マ
イクロアドレスレジスタ（ＭＡＲ）１７内に格納され、
それはマイクロコードＲＯＭを直接アドレスし、そのア
ドレスにおけるマイクロ命令をＭＷＲ内にロードさせ次
いで実行させる。

ＭＵＸ１６は実行すべき次のマイクロ命令のアドレスの
ソース即ち発生源を決定する一方、ＭＵＸ１８はアクセ
スされるべきレジスタのコード化した「アドレス」の発
生源を決定しく例えば、マイクロ命令又はマクロ命令が
特定のレジスタに関して動作する場合）１次いでそのコ
ード化したアドレスをＲＡＭ／レジスタアドレスレジス
タ（ＲＡＲ）１９内に格納する。

ＲＡＲに対する３個の可能な発生源の第１のものは、内
部パス１０であり、現在実行中のマイクロ命令自身によ
って特定されるレジスタ（又はＲＡＭ位置）の絶対アド
レスを包含している。これらの制御信号は、ＭＷＲから
デコードされ、次いで内部バス上に配置され、そこで該
信号はそこからデータを読み出すか又はそこにデータを
書き込む特定のレジスタ（又はＲＡＭ位置）を選択する
為に使用することが可能である。付加的な制御信号は、
勿論、ＭＵＸ１８がこれ又は他の２つの発生源の内の１
つのいずれかを選択するかを決定する。

第２潜在的ＲＡＲ発生源２０も絶対アドレスであるが、
マイクロ命令から派生されるのではなく現在実行中のマ
クロ命令から派生する。このアドレスは３つのコンポー
ネント即ち構成要素から構成されている。該アドレスの
最大桁ビットは固定されており、データＲＡＭａ内の特
定のオフセットが汎用レジスタ用にリザーブされている
ことを表している。次の最大桁ビットは、ｐｓｗの成る
ビットによって決定され、ＲＡＭ内の汎用レジスタのど
の「バンク」が現在アクセス中であるかを表している。

最後に、マクロ命令自身の成るビットは、データＲＡＭ
３レジスタの現在のバンク内のどの特定のレジスタがア
クセスされているかを特定する。これら３つの構成要素
は結合して、データＲＡＭａ内に絶対アドレスを形成し
、それは、ＭＵＸｌＳ上で選択されると、ＲＡＲ内にロ
ードされ且つアクセスされるべきデータＲＡＭ３をアド
レスする為に使用される。

３番目の可能なＲＡＲ発生源２１は、以下の間接的なア
ドレス手段を介して得られるデータＲＡＭ５内のアドレ
スである。ソース即ち発生源２０は、該間接アドレスを
ＲＡＲ内にロードする０次いで、ＲＡＲ内の内容は、デ
ータＲＡＭａ内へのポインター（間接アドレス）として
使用される。

データＲＡＭａ内のこのアドレスにおけるワードの内容
（絶対アドレス）は、ＭＵＸ１８内へのソース２１とな
り、それは１選択されると、ＲＡＲ内にロードされる。

ＭＵＸ２２は、ＲＡＲを介してアクセスされるレジスタ
内のデータは、専用ビットアドレス可能レジスタ、専用
バイトアドレス可能レジスタ、又は汎用データＲＡＭレ
ジスタから得られることを概念的に示している。アドレ
ス用レジスタに加えて、マイクロ命令及びマクロ命令の
両方が、外部ポートＰ２２２及びポートＰＯ２４を介し
てオフチップデータＲＡＭをアクセスすることが可能で
ある。スタックポインタレジスタ　（ＳＰ）２５は、「
後入れ先出しＪ　　（Ｌ　Ｉ　ＦＯ）態様でデータをセ
ーブすることによりユーザメモリを組織化する為に公知
のソフトウェア機構を実施する為に使用される９ＳＰは
、スタック上の「頂部」　（スタックが上方向に成長す
る場合には、最後に挿入されたもの）のアドレスを有し
ている。外部ポートＰ２１　２６は単純な汎用並列ポー
トである。

外部ポートＰ２２３及びＰｏ　２４は、オフチッププロ
グラム及びデータメモリ（ＲＡＭ又はＲＯＭ）をアクセ
スする為に使用される。（実行すべき次のマクロ命令の
）該アドレスをポートＰ２及びＰＯを介して送り、且つ
２つの物理的に別々の構成要素内（１つの構成要素はそ
のアドレスの最大桁半分であり他の１つは最小桁半分で
ある）において計算される。「次のマクロ命令アドレス
発生」機構のこれら２つの構成要素は実際上同一である
。

各々は３つの専用レジスタ（夫々、高及び低の半分）を
有しており、即ち、（１）外部データＲＡＭ内へのオフ
セットを有するデータポインタ（ＤＰＨ２７及びＤＰＬ
２８）と、（２）次のマクロ命令のアドレスを有するプ
ログラムカウンタ（ＰＣＨ２９及びＰＣＬ３０）　と、
（３）実行すべき次の逐次マクロ命令のアドレスを得る
為にプログラムカウンタをインクリメントさせる為の一
時的レジスタとして通常使用される内部レジスタ（ＩＨ
３１及びＩＬ３２）とである。

注意すべきことであるが、この機構の高構成要素はイン
クリメンタ／デクリメンタ３３を有しており、−力任構
成要素は単にインクリメンタ３４を有しているだけであ
る。この差違は、低構成要素はＡＬＵを使用して相対的
アドレス変位を計算し、高構成要素内にマイナーなイン
クリメント又はデクリメントのみを残すだけであり、そ
れはインクリメンタ／デクリメンタ３３を介してハード
ウェア内で処理されるという事実に起因するものである
。

ＭＵＸ３５及びＭＵＸ３６は、アドレスを発生する為に
３個のレジスタの内のどれにアクセスするかを決定する
制御信号を受け取る。この掲載は屡々複雑であるので（
例えば、ＡＬＵ操作を必要とする）、別の内部ＰＤ（プ
ログラムカウンタ及びデータポインタ）パスＰＤＨ３７
及びＰＤＬ３８を使用して、この機構に関連するレジス
タ内へ且つ内部バス上へデータが転送されることを許容
し、そこからそれはＡＬＵを介して操作され得る。

バッファ３９及び４０は、何等対立無しに（何故ならば
、内部バスは任意の与えられた時刻において１つのソー
スによってのみ「マスター」即ち支配下とされることが
可能であるに過ぎないからである）ＰＤババス内部バス
との間においてデータが適切に転送されることを確保す
るのに必要な公知のロジック機構を有している。

従って、次のマクロ命令アドレスは、マイクロコード制
御の下でこの機構を介して計算される（例えば、いずれ
かの必要な論理及び演算操作を実施する為にＡＬＵを使
用しＰＤババスび内部バスを介してデータを操作するこ
とによって）。外部データＲＡＭアドレスもこの機構を
介して計算される。

実行されるべき次のマクロ命令のアドレスは、プログラ
ムアドレスレジスタ（ＰＡＲＨ４１及びＰＡＲＬ４２）
内に究極的に格納される。オフチップメモリから次のマ
クロ命令をフェッチすることに加えて（外部ポートＰ２
及びＰＯを介して）、ユーザプログラムの幾つか又は全
てをオプションのオンチッププログラムＲＯＭ４３内に
格納させることが可能である。とにかく、この機構は、
外部データＲＡＭの読出しか書込み、又は次のマクロ命
令のフェッチ（外部メモリ又はオンチップＲＯＭのいず
れかから）のいずれかとなり、それは次いで内部パス上
及びＩＲ内にロードされ、それは上述した汎用マイクロ
エンジンによって実行される。

最後に、本アーキテクチャ−は又タイミング機構４４及
び成る専用ロジック機能（タイマー／カウンタ４５．イ
ンタラブド機構４６及びシリアルコントローラ４７）も
有しており、その各々は当該技術において従来公知であ
り１９８４年のインテルマイクロコントローラハンドブ
ック（オーダ一番号２１０９１８−００２）の第６章に
詳細に説明されている。外部ボートＰ３４８は、これら
の専用機能へのアクセスを与え、ユーザが特定する専用
論理機能の外部レジスタ（ブロック１及び２内の内部レ
ジスタのアドレス空間内に組み込まれている）のアドレ
ス動作を除いて、それらは本発明に僅かに関係している
に過ぎない。

第２図には、内部バスを使用することなしに、オンチッ
プメモリのテストを可能とさせるＦＡＳＭｒＣアーキテ
クチャ−内に組み込んだ別の機構を示しである。注意す
べきことであるが、メモリ内への専用メモリアドレスロ
ジックを設計する代わりに５本発明はスタンダードなメ
モリ端成要素内に既に組み込んだ上述した「スキャン」
技術の利点を利用している６ メモリ自身１は、成る制御信号に加えて、３組のラッチ
（入力ラッチ２、アドレスラッチ３、及び出力ラッチ４
）によって囲繞されている。セルセレクト信号（Ｃ８）
５がリセット（メモリをディスエーブル）されると、シ
リアルアドレスビット（読出又は書込のいずれかに拘ら
ず、テストすべきデータをアドレス動作する）を、入力
アドレスクロック（ＩＣＫＡＳＤＲ）６をストローブす
“ることによってアドレスラッチ（その幅は、ＲＡＭの
幅によって決定され、ビット当たり１個のラッチが設け
られている）内にロードさせることが可能である。同様
に、入力データクロック（ＩＣＫＤＡＴＡ）７をストロ
ーブさせることによって、テストデータを入力ラッチ（
入力のビット当たり１個）内に直列的に入力させること
が可能である。

Ｃ８及び書込イネーブル信号（ＷＥ）８をセットするこ
とにより（且つ内部スキャンクロツタ信号を「低）に保
持）、内部ラッチ内に既にストローブされたテストデー
タは、以前にアドレスラッチ内にストローブされたアド
レスにおいてメモリ内に書き込まれる。ＷＥがリセット
されることを除いて、メモリからテストデータを読み取
る為に同一の手順が続けられる。次いで、該テストデー
タを出力ラッチの入力に配置させ、そこでそれは、出力
データクロツタ（ＯＣＫ）９を一度ストロープすること
によってラッチさせることが可能である０次いで、出力
（ＯＥ）１０をイネーブルさせ、Ｏ８をリセットさせ（
メモリをディスエーブルさせ）且つデータの各ビットが
シフトアウトされる迄内部スキャンクロックをストロー
ブすることによって、データを直列的にアクセスするこ
とが可能である。

この様に、メモリ自身で供給される入力ラッチ、出力ラ
ッチ及びアドレスラッチのみを使用して、スキャン機構
を介してメモリをテストすることが可能であり、従って
、専用ロジックを形成することを必要とする内部バスを
使用することがら発生する問題を回避することを可能と
している。

第３図を参照して、ＦＡＳＭＩＣ設計者によって未だか
つて考えたことのないＦＡＳＭＩＣアーキテクチャ−へ
特定の専用論理装置を付加すること（例えば、ＤＭＡ装
置）をユーザが要望している場合を考える。伝統的には
、そのユーザは、第１図に示した外部ポートに設けられ
ているＦＡＳＭＩＣへのアクセスを有するのみであった
。然し乍ら、ＦＡＳＭＩＣアーキテクチャ−において。

その装置の外部的にアクセス可能なレジスタは基本的な
アーキテクチャ−内に組み込まれており、即ちそれらは
直接的にビットアドレス可能又はバイトアドレス可能な
レジスタの組の中に設けられる。

外部装置のレジスタをＦＡＳＭＩＣの内部レジスタアド
レス空間内に設けることの重要性は、ユーザがＦＡＳＭ
ＩＣを制御する為のソフトウェアを書く場合に明らかと
なる。例えば、第３図に示した専用ロジック装置の特定
のレジスタ（「レジスタＣ」）内に１個のビットを設定
するタスク（例えば、ＦＡＳＭＩＣ命令セットを使用し
て）に付いて考えてみる。

ＦＡＳＭＩＣアーキテクチャ−において（その外部レジ
スタはＦＡＳＭＩＣの内部アドレス空間内にあるので）
、該プログラムは、レジスタＣの２番目の最小桁ビット
を設定する１つの命令（ｒＳＥＴＢ　　Ｃ，ＩＪ　）の
みからなる。然し乍ら、レジスタＣがＦＡＳＭＩＣの内
部アドレス空間内に包含されていなかった場合（本発明
者が既知の全てのマイクロコンピュータにおける場合の
如く）には、著しく長いプログラム（第３図に示した５
つのマクロ命令からなる）が必要とされる。

要するに、ユーザは、外部レジスタＣ（マクロ命令１及
び５）から読み取った値を保持する為に、［スクラッチ
レジスタをセーブし且つ究極的に回復せねばならない。

更に、ユーザは、レジスタＣの内容をそのスクラッチレ
ジスタ（マクロ命令２）内に移動させ、且つそのビット
（マクロ命令３）を最終的に設定した後に、その結果を
レジスタＣ（マクロ命令４）内に移動して戻さねばなら
ない。

このプログラムの付加的な長さは、外部レジスタを操作
する場合にはいつでも余分のプログラミングが必要とさ
れることを表している。ユーザの装置のレジスタが屡々
アクセスされる場合、ＦＡＳＭＩＣ方法を使用する対応
するプログラムよりも、ユーザのプログラムは著しく遅
く、且つ著しく一層大きな空間を占有する。

外部レジスタのアクセス動作等のこの様な明らかに冗長
な（且つ頻繁な）動作は、（殆どのコンピュータプログ
ラムの心臓部に位置する重要なデータ操作マクロ命令に
集中するのではなく）ユーザがデータを移動させるのみ
ならず制限されたスクラッチレジスタを節約し且つ回復
させる為の回り通約で屡々困難な経路を決定することを
強制するよりも、内部的に処理した場合には一層能率的
である。

要するに、装置の内部レジスタアドレス空間内に外部レ
ジスタを設ける為にＦＡＳＭＩＣアーキテクチャ−を−
膜化させることによって、本発明は、余分の「データ移
動」命令（それは多くのコンピュータプログラムの過度
の割合を占めることが屡々である）を処理することの必
要性をユーザから取り除き、且つユーザが「データ操作
」　（即ち、数字処理）命令を必要とする目下の特定の
タスクに集中することを自由とさせる。

マクロ　　セットのカスタム ユーザは、その個別的な必要性にかなったものとする為
にマクロ命令のセット（組）をカスタム化することを所
望する。ＦＡＳＭｒＣアーキテクチャ−は、この様なカ
スタム化を可能とするばかすか、極めて簡単化させる。

一般的な（且つ通常許容可能な）「キャリー付き加算（
ａｄｄ　ｗｉｔｈ　ｃａｒｒｙ）　（ＡＤＣ）マクロ命
令がユーザに提供されている場合を考察する。簡単に説
明すると、このマクロ命令は２つの数字を加算し且つ、
その結果がそれの最大桁ビットを舖えてキャリーを発生
した場合に、キャリービットをセットする。然し乍ら、
その特定のユーザが（何等かの理由により）常にキャリ
ービットをセットする修正したＡＤＤＣマクロ命令を必
要とする場合にはどうなるか？事実上、マシン内には全
ての機能性が既に存在しているが、従来技術のマイクロ
コンピュータはユーザに実現性のある解決を与えていな
い。

一方、ＦＡＳＭＩＣは、この様な要求に対してカスタム
化すべく設計されているので、マイクロコードは単に多
少修正されることを必要とするに過ぎない、ＡＬＵにお
ける加算操作によって発生されるキャリー値の使用では
なく、マイクロコードは単に加算操作の後のいつかにキ
ャリービットを直接的にセットすることを必要とする。

ＦＡＳＭ工Ｃアーキテクチャ−はこの柔軟性を基に設計
されているので、この特定のユーザに対しての操作上の
多少の変更が可能なのである（その場合に何等付加的な
ハードウェアの変更を必要とすることなしに）。

その他の例は豊富である。ユーザは既存のマクロ命令を
単に修正するのではなく、全く新しいマクロ命令を付加
することを所望する場合もある。

この場合に必要とされることは、新しいマイクロコード
シーケンスであり、且つマツプＲＯＭ内のそのエントリ
ーポイントの付加である。前のマクロ命令セットとの適
合性（たとえ実行時間においても）も、現在の屡々より
高速なルーチンよりも「適合性」のあるマイクロルーチ
ンを実行させるユーザが設定可能なスイッチを設けるこ
とによって簡単に可能となる。より遅い速度は、屡々必
要な程度の適合性を提供する。

要するに、マクロ命令を各ユーザの個々の要求に対して
カスタム化させることを特徴とする特許性のあるアーキ
テクチャ−をユーザに供給することによって明らかに重
要な機能性を得ることが可能である。

以上１本発明の具体的実施の態様に付いて詳細に説明し
たが１本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明の好適実施例に基づいて構成されたＦＡ
ＳＭＩＣマイクロコンピュータのアーキテクチャ−を示
した説明図、第２図は内部バスから独立したオンチップ
メモリをテストする「スキャン」技術を示した説明図、
第３図はいかにしてユーザ指定専用ロジック機能が基本
ＦＡＳＭＩＣアーキテクチャ−へ付加されるかを示した
説明図、である。 （符号の説明） ３：データＲＡＭ ７．８，９：レジスタ １０：内部バス １１：＄ｌＩ御信呼 信号：命令レジスタ １３：マツプＲＯＭ １４：マイクロコードＲＯＭ １５：マイクロワードレジスタ １６．１８：マルチプレクサ（ＭＵＸ）２０．２１：Ｒ
ＡＲソース ２３．２４：外部ポート ３３：インクリメンタ／デクリメンタ ３４：インクリメンタ ４３ニブログラムＲＯＭ ４４：タイミング機端

Claims (1)

1. 【特許請求の範囲】 １、単一基板上のデジタルコンピュータにおいて、双方
   向データバス、データ又はコードの格納用のメモリであ
   って前記デジタルコンピュータの動作中にデータの一時
   的格納の為に使用する１つ又はそれ以上のレジスタを具
   備するメモリ、前記メモリをアドレスする為のアドレス
   手段であって前記基板上に位置されていない外部装置レ
   ジスタのアドレスを前記メモリに使用するのと同一のア
   ドレス空間内に包含する手段であって前記基板上に位置
   されているレジスタに許容されるのと同一の程度の前記
   外部レジスタの直接的操作を許容する手段を具備するア
   ドレス手段、及びマイクロ命令を解読し且つ実行し且つ
   演算及び論理操作を実施し且つ前記データバスと前記メ
   モリと前記アドレス手段とへ結合されている中央処理装
   置、を有しており、前記中央処理装置が、前記コンピュ
   ータの動作を制御する為のマイクロエンジンであって前
   記コンピュータによって実行されるべき１つ又はそれ以
   上のマクロ命令を格納する為のマクロ命令メモリと、各
   々が前記マクロ命令の実行を制御する為の１つ又はそれ
   以上の制御信号を有する１つ又はそれ以上のマイクロ命
   令を有するマイクロコードメモリと、前記マクロ命令の
   各々を受け取り且つ前記マクロ命令をマイクロ命令のシ
   ーケンスへマッピングさせ且つ前記マイクロ命令のシー
   ケンスの最初のマイクロ命令を実行させる手段と、前記
   マイクロ命令の実行をシーケンス動作させる手段とを具
   備するマイクロエンジン、及び前記データバスの動作と
   は独立的に前記基板外部のメモリのアドレスと前記マイ
   クロエンジンによって実行される前記マクロ命令の次の
   もののアドレスを発生する手段、を有することを特徴と
   するデジタルコンピュータ。 ２、特許請求の範囲第１項において、前記データバスの
   通常の動作を中断すること無しに前記メモリをテストす
   る手段を有しており、前記テストする手段が、そこへデ
   ータを書き込むか又はそこからデータを読み取る前記メ
   モリ内のアドレスを外部源から受け取る為の１個又はそ
   れ以上のアドレス入力フィードバック回路、前記メモリ
   内の前記アドレスへ書き込むことの可能なデータを外部
   源から受け取る為の１個又はそれ以上のデータ入力フィ
   ードバック回路、前記メモリ内の前記アドレスに格納さ
   れているデータを前記メモリから受け取る為の１個又は
   それ以上のデータ出力フィードバック回路、前記メモリ
   を前記アドレス入力フィードバック回路と前記データ入
   力フィードバック回路と前記データ出力フィードバック
   回路とへ結合させる手段、を有することを特徴とするデ
   ジタルコンピュータ。 ３、特許請求の範囲第２項おいて、前記テスト手段は、
   前記アドレス入力フィードバック回路へのアドレスビッ
   ト、前記データ入力フィードバック回路へのデータビッ
   ト、及び前記データ出力フィードバック回路への前記メ
   モリからのデータビットの直列転送を制御するクロック
   手段を有することを特徴とするデジタルコンピュータ。 ４、特許請求の範囲第１項において、前記マイクロエン
   ジンは、前記基板外部の発生源から１つ又はそれ以上の
   信号を受け取る手段を有しており、前記信号は、前記マ
   クロ命令を受け取り且つマイクロ命令のシーケンスへマ
   ッピングする手段をして、前記マクロ命令を前記信号が
   受け取られなかった場合に選択されたであろう様なもの
   とは異なったマイクロ命令のシーケンスへマップさせる
   ことを特徴とするデジタルコンピュータ。 ５、特許請求の範囲第１項において、前記マクロ命令を
   受け取り且つマイクロ命令のシーケンスへマッピングす
   る手段が、前記マクロ命令の１つ又はそれ以上のビット
   によってアドレスされ実行されるべき前記最初のマイク
   ロ命令の前記マイクロコードメモリ内にアドレスを格納
   するマッピングメモリ、前記デジタルコンピュータによ
   り実行可能なマクロ命令の組にマクロ命令を付加し且つ
   それから削除し且つ前記デジタルコンピュータによって
   前記マクロ命令の１つまたはそれ以上が実行される速度
   を変化させ且つ前記マクロ命令が実行される場合に実行
   される機能を変化させる手段であって前記マッピングメ
   モリ及び前記マイクロコードメモリの内容のみを修正し
   前記基板上のいずれの付加的な論理回路も修正すること
   のないステップを具備する手段を有することを特徴とす
   るデジタルコンピュータ。 ６、特許請求の範囲第１項において、メモリ／レジスタ
   アドレスレジスタ、２つ又はそれ以上の発生源から前記
   メモリ／レジスタアドレスレジスタの内容を選択し前記
   マイクロコードメモリ内の１つ又はそれ以上のマイクロ
   命令から発生される制御信号によって制御される多重化
   手段、を有することを特徴とするデジタルコンピュータ
   。 ７、特許請求の範囲第６項において、前記多重化手段の
   発生源が、前記基板上に位置されておりデータがそれに
   書き込まれたり又はそれから読み取られたりする為の前
   記メモリ内のアドレス又はレジスタを表すコード化信号
   、及び前記基板上に位置されておりその内容がそれへデ
   ータが書き込まれたり又はそれからデータが読み取られ
   たりする前記メモリ内のアドレスを包含する前記メモリ
   内のワードに対するアドレスポインターを表すコード化
   信号、を有することを特徴とするデジタルコンピュータ
   。 ８、特許請求の範囲第１項において、前記データバスの
   動作とは独立的に前記基板の外部のメモリのアドレスと
   前記マイクロエンジンによって実行されるべき前記マク
   ロ命令の次のもののアドレスとを発生する手段が、その
   内容が１つ又はそれ以上の連続するワードのデータが格
   納されている前記基板の外部の前記メモリ内のエリアを
   アドレスするデータポインタレジスタ、その内容が１つ
   又はそれ以上の連続するマクロ命令が格納されているプ
   ログラムメモリ内のエリアをアドレスするプログラムカ
   ウンタレジスタ、データがそれに書き込まれるか又はデ
   ータがそれから読み取られるデータメモリ内のアドレス
   の発生を容易とさせる為に前記データポイントレジスタ
   をインクリメント又はデクリメントさせる手段、前記コ
   ンピュータによって実行されるべき次のマクロ命令のプ
   ログラムメモリ内のアドレスの発生を容易とさせる為に
   前記プログラムカウンタレジスタをインクリメント又は
   デクリメントさせる手段、を有することを特徴とするデ
   ジタルコンピュータ。