JP2001036555A

JP2001036555A - 同期通信バス及び複数の回路モジュールの間で同期通信する方法

Info

Publication number: JP2001036555A
Application number: JP2000191662A
Authority: JP
Inventors: Michael Feustel; ミヒャエル・フォイステル
Original assignee: SICAN GmbH
Current assignee: SICAN GmbH
Priority date: 1999-06-26
Filing date: 2000-06-26
Publication date: 2001-02-09
Also published as: DE19929419C2; DE19929419A1; US6678766B1

Abstract

(57)【要約】【課題】通信バスに接続されている複数の回路モジュー
ル同士の間でデータを伝送するための同期通信バスを提
供することである。【解決手段】この同期通信バスは追加のデータバス
（１，３）と、追加の制御バス（４）と、バスコントロ
ーラ（５）とを具備し、複数の回路モジュール（２）
は、その時々に自らのレジスタインタフェースとデータ
交換するために、データバス（１，３）に接続されてお
り、バスコントローラ（５）は、選択された複数の回路
モジュール（２）の複数のレジスタインタフェースを解
除するための、中央のマイクロプロセッサーとは別個の
ユニットである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信バスに接続さ
れている複数の回路モジュール同士の間でデータを伝送
するための同期通信バスであって、アドレスバスと、デ
ータバスと、制御バスとからなる一般のレジスタ制御バ
ス具備し、複数の回路モジュールは、データを要求し又
はデータ送信可能状態を信号するために、割込み信号を
送り、各回路モジュールは同期レジスタインタフェース
を有する、同期通信バスに関する。

【０００２】

【従来の技術】複数の回路モジュール同士の間の通信の
ためのアーキテクチャは、特にマイクロコンピュータに
よって十分に知られている。マイクロコンピュータのた
めの典型的なシステムバスは、ライナー・ショルツェ著
『マイクロコンピュータ技術入門』基礎、プログラミン
グ、回路技術、トイプナー予備研究ノート、トイプナー
出版社、シュトゥットガルト、１９８５年(Scholze, Ra
iner: Einfihrung in die Mikrocomputer-Technik: Gru
ndlagen, Programmierung, Schaltungstechnik,Teubner
-Studienskripten, Tenbner-Verlag, Stuttgart 198
5)、３４乃至３７頁に記載されている。典型的なバスシ
ステムは、マイクロプロセッサに接続され、このマイク
ロプロセッサによって制御される、データバスと、アド
レスバスと、制御バスとからなる。このバスには、複数
の他の回路モジュール、例えば、主メモリ、入力／出力
チャネル等が接続されている。データはデータバスを通
ってマイクロプロセッサから又はマイクロプロセッサへ
双方向に伝送される。マイクロプロセッサは、実際のア
ドレス、例えばメモリアドレス、入力／出力チャネルの
又は補助ユニットのアドレスを、アドレスバスを通っ
て、或る回路モジュールに伝送する。この場合、これら
のアドレスはカスケードされているので、ディジタルア
ドレスの一部を回路モジュールの選択に用いることがで
きる。制御バスには、複数の回路モジュールを制御すべ
く、複数の制御信号、例えば書込み・読出し信号等が伝
送される。バスシステムの制御は、アドレス及び制御信
号を決め、バスに接続された複数の受動の回路モジュー
ルを制御するマイクロプロセッサによってなされる。

【０００３】更に、複数の能動のマイクロプロセッサ又
は複数の回路モジュールがシステムバスにアクセスして
なる複数のマイクロプロセッサシステムも公知である。
この場合、システムバスへのアクセスを制御する中央の
バス位置決め論理装置が１つ設けられている。何故なら
ば、或る時点では、１つの回路モジュールしかその時々
にシステムバスにアクセスすることができないからであ
る。バス位置決め論理装置は割込みコントローラとして
も知られている。複数の回路モジュールは割込み信号を
送って、システムバスへのアクセスを要求する。割込み
信号は優先順位によって制御されており、割込み信号の
優先順位に従って、各回路モジュールは、データ交換の
時間中に、システムバスによる制御を受ける。

【０００４】マイリング及びフュレ著『マイクロプロセ
ッサ及びマイクロコンピュータ』、アカデミー出版社、
ベルリン、１９８８年(Meiling, Fulle: Mikroprozesso
renund Mikrorechner, Akademie-Verlag Berlin 198
8)、１９３乃至１９７頁には、制御バス、アドレスバス
及びデータバスからなる通信バスが記載されている。こ
の通信バスでは、各々の回路モジュールは、一時メモリ
としてのデータバッファおよび中央マイクロプロセッサ
と通信するためのプログラミング可能な複数の制御レジ
スタを有する。複数の回路モジュールは割込み信号を中
央マイクロプロセッサに送り、この中央マイクロプロセ
ッサは通信バスを同期化し、複数の回路モジュールの入
力操作又は出力操作を制御する。

【０００５】大きなデータブロックを或る回路モジュー
ルから或るメモリ素子に伝送するために、いわゆるＤＭ
Ａ（直接メモリアクセス）コントローラが知られてい
る。これらのコントローラでは、バス制御は、マイクロ
プロセッサを媒介せずに、ＤＭＡコントローラによって
なされる。ＤＭＡ制御は、例えば、ライナー・ショルツ
ェ著『マイクロコンピュータ技術入門』基礎、プログラ
ミング、回路技術、トイプナー出版社（シュトゥットガ
ルト所在）、１９８５年(Rainer Scholze “Einfuhrung
in die Mikrocomputertechnik” − Grundlagen, Prog
rammierung, Schaltungstechnik − Teubner Verlag St
uttgart, 1985) ２７４乃至２７７頁に記載されてい
る。ＤＭＡコントローラは只１つの決められたメモリユ
ニットを有する複数の回路モジュール同士の通信を制御
するためにのみ用いられる。通信バスの上位の制御は続
いてなされる。

【０００６】モジュール状に構成された集積回路の開発
及びプログラミングの際には、バスが出来る限り良好に
活用されており、バスによるデータ伝送の高いデータ転
送速度を可能にするように、複数のモジュールを、出来
る限り汎用のバスシステムと接続するという問題が生じ
る。この場合、複数の回路モジュールの制御は出来る限
り簡単でなければならない。それ故に、通信バスは簡単
なプログラム化によって変更可能である。更に、これら
の回路モジュールを、大きな費用なしに、同期化するこ
とができなければならない。

【０００７】

【発明が解決しようとする課題】本発明の課題は、通信
バスに接続されている複数の回路モジュール同士の間で
データを伝送するための同期通信バスであって、アドレ
スバスと、データバスと、制御バスとからなる従来のレ
ジスタ制御バスを具備し、複数の回路モジュールは、デ
ータを要求し又はデータの送信可能状態を信号するため
に、割込み信号を送り、各回路モジュールは同期レジス
タインタフェースを有する、同期通信バスを提供するこ
とである。

【０００８】

【課題を解決するための手段】本発明は、追加のデータ
バスと、追加の制御バスと、バスコントローラとを具備
し、複数の回路モジュールは、その時々に自らのレジス
タインタフェースとデータ交換するために、データバス
に接続されており、バスコントローラは、選択された複
数の回路モジュールの複数のレジスタインタフェースを
解除して、データを、複数の選択された回路モジュール
からデータバスへ又はデータバスから複数の回路モジュ
ールに送るための、中央のマイクロプロセッサーとは別
個のユニットであり、通信バスは、レジスタインタフェ
ースを解除するための信号によって、バスコントローラ
を用いて、同期化される同期通信バスを提供する。

【０００９】かくて、本発明では、アドレスバスと、デ
ータバスと、制御バスとからなる従来の非同期プロセッ
サバスシステムの他に、追加のデータバス及び制御バス
が設けられている。追加のデータバス及び制御バスは、
複数のレジスタインタフェースを解除信号によって追加
の制御バスを通して制御することによってパスコントロ
ーラにより同期化される。このバスでは、複数のレジス
タインタフェースが解除信号によって追加の制御バスを
通して制御される。従来の非同期プロセッサバスシステ
ムは、複数の回路モジュールの制御のためにのみ用いら
れ、制御モジュール同士の間のデータ転送の制御のため
に用いられるのではない。

【００１０】更に、コマンドシーケンスの表がファイル
されているコマンドメモリが、バスコントローラに設け
られていることは、好都合である。この場合、各々の割
込み信号のために常に１つのコマンドシーケンスが決め
られているほうがよい。コマンドシーケンスは、少なく
とも、選択されるべきメモリと、伝送されるべきデータ
の数と、読出しモード又は書込みモードの選択を含む。
かくて、バスコントローラによるバスアクセスが割込み
に従って自動的に制御されることが提案される。コマン
ドシーケンスによって、所定の回路モジュールからのデ
ータの読出し及び他の所定の回路モジュール又はマイク
ロプロセッサへのデータの書込みが制御される。このこ
とによって、バスが、容易に、ソフトウェアを用いて、
回路へのその時々の特別な諸要求に適合できるのは、複
数の回路モジュールが標準バスと接続されて、望ましい
回路が形成された後である。この場合、或る優先順位は
夫々の割込みのために決められる方がよい。それ故に、
割込み又は、それに関連のコマンドシーケンスの実行は
優先順位のシーケンスでできる。このことの利点は、バ
ス制御が、後で、優先順位を変化することによって、容
易に変更することができて、コマンドシーケンスを変え
る必要がないことである。このことは、例えば、或るメ
モリがオーバーフローするか、アイドル状態になるか
が、試験操作で判明するときに必要であることである。

【００１１】本発明では、通信バスが、メモリを解除す
る信号によって、同期化されるのは、解除信号が、追加
的に、通信バスを刻時するために用いられることによっ
てである。更に、追加のデータバスが、データを任意の
回路モジュールから読み出すための読出し用データバス
と、データを任意の回路モジュールに書き込むための書
込み用データバスとを含むことは、好都合である。その
とき、データを、パイプライン方式によって、第１及び
最後のクロックサイクルを除いて更なるクロック損失な
しに、一方の回路モジュールから他方の回路モジュール
に直接書き込むことができる。このためには、読出し用
データと書込み用データとの間に一時メモリが設けられ
ているのは、好ましい。それ故に、１つのデータは第１
の段階では読出し用バスを通って一時メモリに書き込ま
れ、第２の段階では一時メモリから書込み用データバス
を通って少なくとも１つの他の回路モジュールに書き込
まれる。一時メモリがマルチプレクサであるのは好まし
い。多重通信はトライステート可能な(Tristatefahige
n)バスによってもできる。

【００１２】バスコントローラには、コマンド短期メモ
リが設けられており、バスコントローラとマイクロプロ
セッサとの間に割込み用ラインが設けられるのは好まし
い。それ故に、割込みがマイクロプロセッサに送られる
とき、マイクロプロセッサはコマンドシーケンスをコマ
ンド短期メモリに書き込むことができる。このことによ
って、短時間に活性するコマンドシーケンスは、複数の
回路モジュールの割込み用に決めることができる。かく
て、バスコントローラは作動用でも変更可能である。

【００１３】更に、マイクロプロセッサは複数の回路モ
ジュールに結合されており、以下のように、すなわち、
データの入ったＦＩＦＯメモリの充満度がマイクロプロ
セッサによって決められ、従って、決められた充満度に
達したとき、割込みが送られるように、形成されてい
る。このことによって、複数の回路モジュールは中央で
マイクロプロセッサによって、あるいは、マイクロプロ
セッサによって実行されるプログラムによって、メモリ
を簡単にパラメータ化(Paramertieren)することによっ
て制御できる。

【００１４】同期通信バスは刻時サイクルの十分な活用
を供する。通信バスのコンセプトによって、モジュール
式に構成された半導体回路は、従来の標準化した開発ツ
ールを用いて、容易に開発され適合できる。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳述する。図１は同期通信バスの１つの実施
の形態に関するブロック回路図を示している。通信バス
は、データを回路モジュール２から読み出す読出し用デ
ータバス１と、データを回路モジュール２に書き込む書
込み用データバス３とを有する。更に、複数の回路モジ
ュール２及びバスコントローラ５に接続されている制御
バス４が設けられている。割込み信号は制御バス４を通
って回路モジュール２からバスコントローラ５へ伝送さ
れ、コマンドシーケンスはバスコントローラ５から複数
の回路モジュール２へと送り返される。これらのコマン
ドシーケンスはＦＩＦＯ(First-IN-First-OUT)メモリ６
を選択するか、又は起動するために用いられる。更に、
１つの割込み信号又は起動信号につきどの位のデータが
順次伝送されるかは、制御バス４によって決められる。
その上、データが複数の回路モジュール２によって読み
出されるか書き込まれるかが、制御バス４によって決定
される。すなわち、読出しモード又は書込みモードが決
定される。

【００１６】複数の回路モジュール２にはＦＩＦＯメモ
リ６が設けられている。そこでは、夫々、読出し用ＦＩ
ＦＯ６ａ及び書込み用ＦＩＦＯ６ｂが設けられている。
複数の回路モジュール２は、更に、例えば、イーサネッ
ト・インタフェース、ＵＡＲＴＳ、ディジタル信号処理
（ＤＦＳ）等のような所定の適用業務を実行するための
適用業務用回路(Anwendungsschaltungen)７を含む。

【００１７】読出し用データバス１と書込み用データバ
ス３との間には、マルチプレクサとして設計できる少な
くとも１つの一時メモリ８が設けられている。一時メモ
リ８は制御ライン９を通ってバスコントローラ５によっ
て制御されるので、データは第１段階では回路モジュー
ル２から読出し用データバス１を通って一時メモリ８に
書き込むことができ、第２段階ではデータは一時メモリ
８から書込み用データバス３を通って少なくとも１つの
他の回路モジュール２に書き込むことができる。このよ
うにして一連のデータが伝送されるとき、１つのクロッ
クサイクル(Takt)につき１つのデータを読み出しかつ書
き込むことができる。１つの伝送サイクルの初めと終わ
りにのみ、１つのクロックサイクルは書込み又は読出し
に利用されない。かくして、通信バスは非常に効果的に
作動されることができる。

【００１８】バスコントローラ５はＦＩＦＯメモリ６
ａ，６ｂを解除するための素子１０ａ，１０ｂを有す
る。ここでは、読出し書き込みのために、夫々１つの素
子１０ａ，１０ｂが設けられている。更に、バスコント
ローラ５は、内部制御回路１１及びコマンドメモリ１２
を有する。このコマンドメモリには複数のコマンドシー
ケンスが割込み用のために決定されており、記憶されて
いる。更に、コマンドメモリ１２は、短時間作動可能な
複数のコマンドシーケンスをレジスタ制御装置１３を通
してマイクロプロセッサ１４から受信しかつ記憶するコ
マンド短期メモリを有する。プログラムバス１３には、
更に、マイクロプロセッサ１４と、複数の回路モジュー
ル２の制御レジスタ１５とが接続されている。

【００１９】バスコントローラ５は割込み用ライン１６
によってマイクロプロセッサ１４に接続されている。そ
れ故に、コマンドシーケンスからの要求は、割込みによ
って、マイクロプロセッサ１４に送ることができ、マイ
クロプロセッサ１４は、続いて、短時間作動可能なコマ
ンドシーケンスを決定し、それらをコマンド用短期メモ
リにファイルする。かくて、マイクロプロセッサ１４は
通信バスによって制御を担うことができる。このため
に、マイクロプロセッサ１４は、アドレスをレジスタ制
御装置１３を通して回路モジュール２の制御レジスタ１
５に送り、かくて、回路モジュール２への適切なデータ
アクセスを可能にするために、アドレスデコーダ１７を
有する。

【００２０】同期信号バスの場合、データアクセスは、
割込みが１つの回路モジュール２から制御バス４を通っ
てバスコントローラ５に送られるようになされる。続い
て、このバスコントローラは割込みの優先順位を決定
し、優先順位に応じた割込みのコマンドシーケンスを実
行する。このためには、読出し及び書込み用使用可能信
号が複数の回路モジュール２のＦＩＦＯメモリ６ａ，６
ｂに送られる。続いて、これらの回路モジュール２はデ
ータを読出し用ＦＩＦＯ６ａから読出し用データバス１
に与えるか、データを書込み用データバス３から書込み
用ＦＩＦＯ６ｂに書き込む。この場合、データサイクル
(Datenzyklen)の伝送は、一時メモリ８によってなされ
る。それ故に、データはパイプライン方式に読出し用デ
ータバス１から書込み用データバス３に導かれる。

【００２１】図２は回路モジュール２のブロック回路図
を示している。回路モジュールは適用業務用回路、すな
わちアプリケーションファンクションを有する。更に、
ＦＩＦＯメモリ６ａ，６ｂが設けられており、読出し用
ＦＩＦＯ６ａは読出し用データバス１に接続され、書込
み用ＦＩＦＯ６ｂは書込み用データバス３に接続されて
いる。ＦＩＦＯメモリ６ａと６ｂとは制御バス４によっ
て制御される。更に、ＦＩＦＯメモリは、割込み信号を
制御バス４に与えることができるように形成されてい
る。

【００２２】複数の回路モジュール２は、更に、制御信
号をマルチプレクサ１７を通してレジスタ制御装置１３
に与えるために、複数の制御レジスタ１５を有する。制
御レジスタ１５はレジスタ制御装置１３によって制御さ
れる。この場合、アドレスPROC ADDR、読出し／書込み
モードPROC R WN及びプログラムデータPROC DATA INは
複数の回路モジュール２に伝送される。それ故に、これ
らの回路モジュール２は、プログラムデータを用いて、
レジスタ制御装置１３によって制御できる。

【００２３】図３は、読出し用ＦＩＦＯメモリ６ａとし
て形成されているＦＩＦＯメモリ６のブロック回路図を
示している。ＦＩＦＯメモリ６ａのユーザ側では、デー
タ入力WR DATAは、ＦＩＦＯメモリ６ａへ書き込まれる
データのために備えられている。更に、適用業務用回路
７からは、書込み用使用可能信号(WR ENA)及びデータ終
端信号(Frame-End)がＦＩＦＯメモリ６ａに送られる。

【００２４】プログラムバス１３を通して複数の制御デ
ータ(CTRL DATA)は、ＦＩＦＯメモリ６ａに送られる。
これは、メモリの充満レベル(Fuellstaende)に関する数
値、すなわち充満レベルレジスタの数値であり得る。

【００２５】ＦＩＦＯメモリ６ａは、読出し用データバ
ス１に接続されているデータ出力端によって、通信バス
に接続されている。読出し可能にする(RD ENA)ためのラ
イン及び割込みの制御のためのラインは、制御バス４に
接続されている。割込みの制御は、ＦＩＦＯメモリ６ａ
の充満度を示す複数のラインによってなされる。これ
は、空のＦＩＦＯメモリ６ａ(Empty-INT)、満たされた
ＦＩＦＯメモリ６ａ(Full-INT)、半ば満たされたＦＩＦ
Ｏメモリ６ａ(half-full-INT)、ほぼ充満されたＦＩＦ
Ｏメモリ６ａ(almost-full-INT)が示す信号である。更
に、制御信号はデータサイクルの終端（Frame-End-INT)
のためのものである。従って、優先順位の異なった割込
み信号が制御バス４を通って送ることができ、バスコン
トローラ内にあるプライオリティレジスタ内の優先順位
が決定される。書込み用ＦＩＦＯメモリ６ｂはＦＩＦＯ
メモリ６ａに似た構造になっている。

【００２６】図４は通信バス用のタイミングダイアグラ
ムを示している。通信バスはクロック信号によって刻時
又は同期化される。データを任意の或る回路モジュール
２から読み出すために読出し用ＦＩＦＯメモリ６ａが解
除される(RD FIFO ENA)。続いて、読出し用ＦＩＦＯメ
モリ６ａから読出し用データバス１にデータが送られる
(COM BUS IN)。データが読出し用バス１に送られるや否
や、一時メモリ８を解除するための信号がバスコントロ
ーラ５から一時メモリ８に送られる(COM BUS IN)。この
ことによって、データは一時メモリ８内に一時記憶され
る。第１のデータD 0が一時記憶された後に、このデー
タは書込み用データバス３に送られ(COM BUS OUT)、選択
された任意の或る回路モジュール２の書込み用ＦＩＦＯ
メモリ６ｂ用の解除信号によって伝送される。或る回路
モジュール２からのデータの読出しは、解除信号(RD FI
FO ENA)が存在する間になされる。データは、同様に解
除信号(RD FIFO ENA)が存在している間に、パイプライ
ン方式で一時メモリ８から回路モジュール２に書き込ま
れる。かくして、クロック損失なしにデータを連続的に
或る回路モジュール２から少なくとも１つの他の回路モ
ジュール２に伝送することが可能である。この場合、複
数の回路モジュール２を同時に制御することができるの
で、データを書込み用データバス３から同時に複数の回
路モジュール２に送ることができる。このことによっ
て、例えばＡＴＭスイッチ（非同期転送モードスイッ
チ）を実現することができる。

【００２７】通信バスは取り分けモジュール状に構成さ
れた半導体回路に適しており、特に、多数の内部回路モ
ジュールを有する高複合統合システムに適している。こ
れらの回路モジュールは、例えば算術コンプレッサ、例
えばオーディオデコーダ及びビデオデコーダのようなデ
コーダ、内部ディジタル信号処理装置（ＤＳＰ）、イー
サネット（登録商標）・インタフェース、ＨＤＬＣイン
タフェース、ユートピア・インタフェース(Utopia-Inte
rfaces)、並列インタフェース、ＵＡＲＴＳ等であって
もよい。

【図面の簡単な説明】

【図１】同期通信バスのブロック回路図である。

【図２】複数のＦＩＦＯメモリを有する回路モジュール
のブロック回路図である。

【図３】１つのＦＩＦＯメモリの出力信号の図である。

【図４】通信バスのタイミングダイアグラムである。

【符号の説明】

１データバス２回路モジュール３データバス４制御バス５バスコントローラ６メモリ８一時メモリ１２コマンドメモリ１３レジスタ制御バス１４マイクロプロセッサ１６割込みライン PROC ADDR アドレスバス PROC DATA IN データバス PROC R WN 制御バス。

Claims

【特許請求の範囲】

【請求項１】通信バスに接続されている複数の回路モ
ジュール（２）同士の間でデータを伝送するための同期
通信バスであって、アドレスバス(PROC ADDR)と、デー
タバス(PROC DATA IN)と、制御バス(PROC R WN)とから
なる一般のレジスタ制御バス（１３）を具備し、前記複
数の回路モジュール（２）は、データを要求し又はデー
タの送信可能状態を伝えるために、割込み信号を送り、
各回路モジュール（２）は同期レジスタインタフェース
を有する、同期通信バスにおいて、追加のデータバス（１，３）と、追加の制御バス（４）
と、バスコントローラ（５）とを具備し、前記複数の回
路モジュール（２）は、その時々に自らのレジスタイン
タフェースとデータ交換するために、前記データバス
（１，３）に接続されており、前記バスコントローラ
（５）は、選択された複数の回路モジュール（２）の前
記複数のレジスタインタフェースを解除して、データ
を、複数の選択された回路モジュール（２）から前記デ
ータバス（１，３）へ又は前記データバス（１，３）か
ら前記複数の回路モジュール（２）に送るための、セン
トラルマイクロプロセッサーとは別個のユニットであ
り、前記通信バスは、前記レジスタインタフェースを解
除するための信号によって、前記バスコントローラ
（５）を用いて同期化されることを特徴とする同期通信
バス。
【請求項２】前記バスコントローラ（５）はコマンド
メモリ（１２）を有し、前記複数の回路モジュール
（２）の割込み信号のためにその時々にコマンドシーケ
ンスが決められており、これらのコマンドシーケンスは
前記コマンドメモリ（１２）にファイルされており、前
記コマンドシーケンスは、少なくとも、前記選択される
複数のメモリ（６）と、伝送されるべきデータの数と、
読出しモード又は書込みモードを含むことを特徴とする
請求項１に記載の同期通信パス。
【請求項３】前記追加のデータバス（１，３）はデー
タを任意の回路モジュール（２）から読み出すための読
出し用データバス（１）と、データを任意の回路モジュ
ール（２）に書き込むための書込み用データバス（３）
とを含み、前記読出し用データバス（１）と前記書込み
用データバス（３）との間には、データを前記読出し用
データバス（１）から前記書込み用データバス（３）に
伝送するための一時メモリ（８）が設けられていること
を特徴とする請求項１又は２に記載の同期通信パス。
【請求項４】前記一時メモリ（８）はマルチプレクサ
であることを特徴とする請求項３に記載の同期通信パ
ス。
【請求項５】短時間活性可能なコマンドシーケンを前
記レジスタ制御バス（１３）によって受信しかつ記憶す
るためのコマンドメモリを前記バスコントローラ（５）
に具備することを特徴とする請求項１乃至４のいずれか
１に記載の同期通信パス。
【請求項６】前記バスコントローラ（５）とマイクロ
プロセッサ（１４）との間に割込みライン（１６）を具
備し、前記複数の回路モジュール（２）の割込みのため
の短時間活性可能なコマンドシーケンスを決めるべく、
前記バスコントローラ（５）からの割込みが前記マイク
ロプロセッサ（１４）に送られるとき、前記マイクロプ
ロセッサ（１４）はコマンドシーケンスを前記コマンド
短期メモリに書き込むことを特徴とする請求項５に記載
の同期通信パス。
【請求項７】前記マイクロプロセッサ（１４）及び前
記複数の回路モジュールは、データによる前記複数のメ
モリ（６）の充満度が決められるように形成されてお
り、決められた充満度の達成の際に、或る割込みが送ら
れることを特徴とする請求項６に記載の同期通信パス。
【請求項８】割込み信号用の優先順位は前記マイクロ
プロセッサ（１４）によって可変であることを特徴とす
る請求項１乃至７のいずれか１に記載の同期通信パス。