JPH01112429A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はマイクロコンピュータに関するものである。

〔従来の技術〕

第５図はプリフエツチ機能を有する従来のマイクロコン
ピュータのブロック図の一例である。同図におい刃、Ｂ
ｅはバス已に接続されオペコード。

オペランドの７エツチ（プリフェッチを含む）および命
令実行時のデータのリード／ライトを制御するバス・コ
ントローラである。１はＣＰＩＪであり、バス・コント
ローラＢＣに接続されている。

２はバスＢに接続されたＲＯＭ、ＲＡＭ等のメモリ、３
はバスＢに接続されたＡ／Ｄコンバータ。

タイマ等の周辺機能部である。また第６図は第５図中の
バス・コントローラＢＣの詳細なブロック図である。同
図において、バスはデータ・バスＤＢとアドレス・バス
ＡＳで構成されている。４はデータ・バスＤＢに接続さ
れており、プリフェッチしたオペコードまたはオペラン
ドを蓄える命令キューｔある。５はデータ・バスＤＢに
接続されておりリード・データあるいはライト・データ
を一時的に格納するデータ・キューである。６はアドレ
ス・バスＡＢに接続されており、フェッチあるいはデー
タをリード／ライトする際のアドレスを発生するアドレ
ス発生部である。７はデータ・キュー５．命令キュー４
およびアドレス発生部６に接続されており、それぞれを
制御してオペコード、オペランドの７エツチあるいはデ
ータのり一ド／ライトを実際に行わせる制御部である。

８はＣＰｔＪ　１　、命令キュー４および制御部７に接
続され、ＣＰＵ１からの要求およびバス・コントローラ
ＢＣ内部の状態を統合して次にバス・コントローラＢＣ
がなすべき仕事を決定する中枢部である。

次に、従来のマイクロコンピュータにおけるバス・コン
トローラＢＧの中枢部８の動作について説明する。第７
図は従来のマイクロコンピュータにおける中枢部８の動
作アルゴリズムである。バス・コントローラＢＣの中枢
部８．では、各マシンサイクルにおいてまず最初にＣＰ
Ｕ　１からオペコードあるいはオペランドの要求がある
かないかを調べる（ステップ８１）。そして要求がある
場合にはさらに命令キュー４の中にすでにそのオペコー
ドあるいはオペランドが先取りされているかどうかを調
べ（ステップＳ２）、先取りされていない場合には制御
部７に対してフェッチサイクルを実行してオペコードあ
るいはオペランドをメモリ２から取ってくるように指令
する（ステップ８３）。ここで実行されるフェッチサイ
クルをさらに具体的に説明すると、中枢部８より制御部
７にフェッチサイクルの指令が与えられるとアドレス発
生部６においてメモリ２の読み出しアドレスに対応する
アドレス信号が作成され、そのアドレス信号がアドレス
バスＡＢを介してメモリ２に送られてそのアドレスに記
憶されているメモリ２内のデータがデータバスＤＢを介
して命令キュー４に取り込まれる。

一方、上記のステップＳ２において、命令キュー４の中
にオペコードあるいはオペランドが先取りされている場
合には、ＣＰＬＪｌにオペコードあるいはオペランドを
転送しくステップＳ４）、次のステップＳ５に移る。ま
た、上記のステップＳ１において、オペコードあるいは
オペランドの要求がない場合もステップＳ５に移る。ス
テップＳ５では、バス・コントローラＢＣはＣＰＵＩか
らのデータのリード／ライトの要求の有無を調べる。

この要求がある場合には、制御部７に対してデータのリ
ードまたはライトサイクルを実行するように指令する（
ステップ８６）。一方、この要求がない場合には、次の
ステップＳ８に移る。ステップＳ８では命令キュー４の
中身が１バイト以下であるかどうか、言い換えれば、命
令キュー４に命令があるかないかを調べる。命令キュー
４の中身が１バイト以下の場合にはステップＳ３に進み
、制御部７に対してフェッチサイクルを実行してオペコ
ードあるいオペランドをメモリ２から取ってくるように
指令する。一方、命令キュー４の中身が１バイト以下で
ない場合、言い換えれば命令キュー４の中身が２バイト
以上の場合には、何の処理もしないで動作を終了する。

第８図は、以上のような動作を実現するための回路の一
例を示す。同図において、ＲＤＹｏはＣＰＬＪｌからの
オペコードあるいはオペランドの要求がありかつ命令キ
ュー４の中にオペコードあるいはオペランドが先取りさ
れていなかった時に“°Ｈ“′になる信号である。この
信号ＲＤＹｏがインバータ１１を経てＮＡＮＤ回路ＮＡ
１．ＮＡ２の一方の入力側にそれぞれ与えられるように
構成されている。このＮＡＮＤ回路ＮＡＩのもう一方の
入力側にはＣＰＵＩからデータのリード／ライトの要求
があったときに“ＨＩＦになる信号ＶＤＡが印加される
ように構成されており、このＮＡＮＤ回路ＮＡＩの出力
が、ＮＡＮＤ回路ＮＡ３の一方の入力側と、インバータ
Ｉ２を介してＮＡＮＤ回路Ｎ４の一方の入力側にそれぞ
れ与えられるように構成されている。また、ｌＳＰは命
令キュー４の中身が２バイト以上ある時にはＨ′′とな
り１バイト以下の時には“Ｌ″となる信号であり、この
信号ＩＳＰがインバータＩ３を経てＮＡＮＤ回路ＮＡ３
のもう一方の入力側に与えられるように構成されている
。そしてこのＮＡＮＤ回路ＮＡ３の出力はＮＡＮＤ回路
ＮＡ２のもう一方の入力側に与えられ、このＮＡＮＤ回
路ＮＡ２の出力がＮＡＮＯ回路Ｎ回路Ｎ−５の入力側に
与えられるように構成されている。また、ＢＬＩＳＹは
バス・コントローラＢＣがバス使用中に“”　ｌ−１”
になる信号であり、ｃｐｕ　ｉからの要求がきてもバス
・コントローラＢＣがまだそれ以前の仕事を終えておら
ずバスを使用中の時はそれが終るまで次の仕事を待機さ
せるために使用される信号である。この信号ＢＵＳＹは
インバータ■４を経てＮＡＮＤ回路ＮＡ４のもう一方の
入力側とＮＡＮＤ回路ＮＡ５のもう一方の入力側にそれ
ぞれ与えられるように構成されている。そしてＮＡＮＤ
回路ＮＡ４の出力は、インバータＩ５を経て、制御部７
に対してデータのリードあるいはライトサイクルの実行
を指令する信＠Ｊ１２として取出されるとともに、ＮＡ
ＮＤ回路Ｎ回路Ｎ用５は、インバータＩ６を経て、制御
部７に対してフェッチサイクルの実行を指令する信号Ｊ
１１として取出されるように構成されている。

次に以上のように構成された第８図の回路の動作につい
て説明する。まず、ＣＰＵ１からのオペコードまたはオ
ペランドの要求がありかつ命令キュー４の中にオペコー
ドまたはオペランドが先取りされていない場合について
考える。この場合には信号ＲＤＹＱが“Ｈ″となってイ
ンバータ１１に与えられるので、インバータ■１の出力
は“し”になる。そしてＮＡＮＤ回路ＮＡ２にインバー
タ１１から“し”が入力されるので、ＮＡＮＤ回路ＮＡ
２はもう一方の入力のレベルに関係なく“ＨＩＴを出力
してＮＡＮＤ回路Ｎ回路Ｎ用５の入力側に与える。この
時、バス・コントローラＢＣがバスを使用していなけれ
ば、′Ｌ”レベルの信号ＢＬＪＳＹがインバータＩ４に
より反転され“Ｈ′′となって、ＮＡＮＤ回路Ｎ回路Ｎ
用５一方の入力側に与えられているので、ＮＡＮＤ回路
Ｎ回路Ｎ用５は“し”となる。そしてこのＮＡＮＤ回路
Ｎ回路Ｎ用５がインバータＩ６により反転されて信号Ｊ
１１は“Ｈ”となり、制御部７に対してフェッチサイク
ルの！行が指令される（第７図中のステップ８３）。一
方、上記動作と並行して、ＮＡＮＤ回路ＮＡ、１にはイ
ンバータ１１から″“Ｌ　ＩＩが入力されるので、ＮＡ
ＮＤ回路ＮＡＩはもう一方の入力である信号ＶＤＡに関
係なく゛トビ′を出力する。

そしてこの“Ｈ”の出力が、インバータＩ２により反転
されて“Ｌ　ｐｅとなってＮＡＮＯ回路ＮＡ４に入力さ
れるので、ＮＡＮＤ回路ＮＡ４はもう一方の入力である
インバータＩ４の出力に関係なく“Ｈ”を出力する。そ
してこのＮＡＮＤ回路ＮＡ４の出力がインバータ■５に
より反転されて信号Ｊ１２は“Ｌ”となり、制御部７に
対してデータのリードあるいはライトサイクルの実行が
指令されることはない。

次に、ＣＰＵ１からのオペコードまたはオペランドの要
求がないか、あるいは要求があるときで命令キュー４の
中にオペコードあるいはオペランドが先取りされている
場合において、ＣＰＵ１からのデータのり−ド／ライト
の要求があった場合について考える。この場合には、信
号ＲＤＹ、が“Ｌ　ＩＴであり、この信号ＲＤＹｏがイ
ンバータ１１により反転されて“Ｈ”となってＮＡＮＤ
回路ＮＡ１の一方の入力側に与えられる。また、信号Ｖ
Ｄｌ”Ｈ”であり、コ（７）　信号Ｖ　Ｄ　ＡがＮＡＮ
Ｄ回路ＮＡ１のもう一方の入力端に与えられる。

したがってＮＡＮＤ回路１の出力は“Ｌ”になり、この
出力がインバータＩ２により反転されＨ”となって、Ｎ
ＡＮＤ回路ＮＡ４の一方の入力側に与えられる。この時
、バス・コントローラＢＣがバスを使用しておらず信号
ＢＵＳＹが“Ｌ”ならば、インバータ■４からＨ１１が
、ＮＡＮＤ回路ＮＡ４のもう一方の入力側に入力される
ので、ＮＡＮＤ回路ＮＡ４の出力は“し”になる。そし
てこのＮＡＮＤ回路ＮＡ４の出力がインバータＩ５によ
り反転されて信号Ｊ１２は“１−１”になり、制御部７
に対してデータのリードあるいはライトサイクルの実行
が指令される。

一方、上記動作と並行して、ＮＡＮＤ回路ＮＡ３の一方
の入力にはＮＡＮＤ回路ＮＡ１からＬ　１１が入力され
るので、ＮＡＮＤ回路ＮＡ３の出力はもう一方の入力に
関係なく“ト１”になり、ＮＡＮＤ回路ＮＡ２の一方の
入力に与えられる。ＮＡＮＤ回路ＮＡ２の他方の入力に
は、インバータ■１から“Ｈ”が入力されるので、ＮＡ
ＮＤ回路ＮＡ２の出力は“Ｌ　ＰＩとなって、ＮＡＮＯ
回路Ｎ回路Ｎ−５の入力に与まられ、ＮＡＮＤ回路Ｎ回
路Ｎ用５一方の入力に与えられるインバータ１４の出力
に関係なく“Ｈ”を出力する。そしてこのＮＡＮＤ回路
Ｎ回路Ｎ用５がインバータＩ６により反転されて信号Ｊ
１１は“ａ　Ｌ　ｎになり、制御部７に対してフェッチ
サイクルの実行が指令されることはない。

次にｃｐｕｉからのオペランドまたはオペコードの要求
が一切なくかつ命令キューの中身が１バイト以下の場合
について考える。この場合には、信号ＲＤＹ　　、ＩＳ
Ｐ、ＶＤＡがすべてＬ　′１である。信号ＶＤＡとして
“し”がＮＡＮＤ回路ＮＡ１の一方の入力に与えられる
ので、ＮＡＮＤ回路ＮＡＩの出力は“Ｈ”になり、ＮＡ
ＮＤ回路ＮＡ３の一方の入力に与えられる。ＮＡＮＯ回
路ＮＡ３の他方の入力には、“Ｌ”の信号ＩＳＰがイン
バーター３により反転され°゛Ｈ”となって入力される
ので、ＮＡＮＤ回路ＮＡ３の出力は“Ｌ”となって、Ｎ
ＡＮＤ回路ＮＡ２の一方の入力に与えられる。これによ
りＮＡＮＤ回路ＮＡ２の出力はＨ″となってＮＡＮＤ回
路Ｎ回路Ｎ−５の入力に与えられ、このときバス・コン
トローラＢＣがバスを使用しておらず信号ＢＬＪＳＹが
“Ｌ　Ｔ＋ならば、その信号がインバーター４により反
転されて“′Ｈ′′となってＮＡＮＤ回路Ｎ回路Ｎ−５
一方の入力に与えられるので、ＮＡＮＤ回路Ｎ回路Ｎ−
５はＬ　Ｉｔどなる。そしてこのＮＡＮＤ回路Ｎ回路Ｎ
−５がインバーター６により反転されて信号Ｊ１１はＨ
”となり、制御部７に対してフェッチサイクルの実行が
指令される。なお、上記動作と並行して、ＮＡＮＤ回路
ＮＡ１の“Ｈｐ＋の出Ｊノがインバーター２により反転
されて“Ｌ”となってＮＡＮＤ回路ＮＡ４の一方の入力
に与えられるので、ＮＡＮＤ回路ＮＡ４はもう一方の入
力であるインバーター４の出力に関係なくＨＰＩを出力
する。そしてこのＮＡＮＤ回路ＮＡ４の出力がインバー
ター５により反転されて信号Ｊ１２がＬ”ζなるので、
ＩＩＩ　１１１部７に対してリード・ライトサイクルの
実行が指令されることはない。

次にｃｐｕｉからオペランドまたはオペコードの要求が
一切なくかつ命令キュー４の中身が２バイト以上の場合
について考える。この場合には、信号ＲＤＹ　　、［Ｓ
Ｐ、ＶＤＡがそれぞれｌ　Ｌ　ＩＴ。

“Ｈ１１および“Ｌ　ＩＩである。信号ＶＤＡとして“
Ｌ″がＮＡＮＤ回路ＮＡ１の一方の入力に与えられるの
で、ＮＡＮＤ回路ＮＡＩの出力はＨ″になり、ＮＡＮＤ
回路３の一方の入力に与えられる。ＮＡＮＤ回路ＮＡ３
の他方の入力には、“Ｈ”の信号ＩＳＰがインバータ■
３により反転されＬ　ＩＩとなって入力されるので、Ｎ
ＡＮＤ回路ＮＡ３の出力はｕ　ＨＩＩどなって、ＮＡＮ
Ｄ回路ＮＡ２の一方の入力に与えられる。ＮＡＮＤ回路
ＮＡ２の他方の入力には、“Ｌ　Ｉｔの信号ＲＤＹ、が
インバータ１１により反転され“Ｈ１１となって入力さ
れるので、ＮＡＮＯ回路Ｎ２の出力は“Ｌ”となってＮ
ＡＮＤ回路Ｎ回路Ｎ−５の入力に与えられる。これによ
りＮＡＮＤ回路Ｎ　Ａ　５．は、もう−方の入力に与え
られるインバータＩ４の出力に関係なくＨ１１を出力す
る。そしてこのＮＡＮＯ回路Ｎ回路Ｎ用５がインバータ
Ｉ６により反転されて信号Ｊｌｌが“Ｌ　Ｔ１になるの
で、制御部７に対してフェッチサイクルの実行が指令さ
れることはない。一方、ＮＡＮＤ回路ＮＡＩのＨ＋ｅの
出力がインバータ１２により反転されて“Ｌ　ｕとなっ
てＮＡＮＯ回路ＮＡ４の一方の入力に与えられるので、
ＮＡＮＤ回路ＮＡ４はもう一方の入力であるインバータ
Ｉ４の出力に関係な（１１ＨＩＩを出力する。そして、
このＮＡＮＤ回路ＮＡ４の出力がインバータ１５により
反転されて信号Ｊ１２が“し”となるので、制御部７に
対してリード・ライトサイクルの実行が指令されること
もない。

〔発圓が解決しようとする問題点〕

プリフエツチ機能はバスの空き時間を利用して命令フェ
ッチを行なうものであり、バスの使用効率を高めコンピ
ュータのスループットをあげるのに大き゛な効果がある
。しかしながら、各命令の実行タイミングがその時の命
令キュー４の充足率等のバス・コントローラＢＣの内部
状態によって影響を受けるために、マイクロコンピュー
タが正しく動作しているかどうかのテストが非常に難し
くなる欠点を持っている。

そこで、この欠点を補うためにテストプログラムを論理
シミュレータ上で実行してそれにより得られた結果をテ
ストに用いることが多く行われている。しかしながら、
致方ゲートに達する大規模なマイクロコンピュータでは
シミュレートに膨大なＣＰＵ時間とメモリ容量を必要と
する。また本来のプリフェッチ機能とは無関係の周辺機
能部３のテストにまでこの方法を用いるのは非効率的で
ある。

この発明は上記のような問題点を解決するためになされ
たものでプリフエツチ機能を有効あるいは無効に切り替
えることを可能とし、特に周辺機能部のテスト時にはプ
リフエツチ機能を働かないようにしてテストを容易にす
ることを目的とする。

〔問題点を解決するための手段〕

この発明に係るマイクロコンピュータは、プリフエツチ
機能を有するバス・コントローラにおいて、プリフエツ
チ機能を有効にするか無効にするかの切り換えを行なう
手段を設けている。

〔作用〕

この発明におけるマイクロコンピュータのバス・コント
ローラは命令のプリフエツチ機能を有効にするか無効に
するかを判断し、プリフエツチ機能を有効にした場合に
は従来と同様の動作をし、プリフエツチ機能を無効にし
た場合には命令を先取りしていないときでもプリフェッ
チ動作を行なわないようにする。

〔実施例〕

第１図はこの発明の一実施例であるマイクロコンピュー
タのバス・コントローラＢＧおよびその周辺部のブロッ
ク図である。同図において、データ・バスＤＢの任意の
１本と中枢部８が接続されており、その他は第６図と全
く同一である。

第２図はこの発明に係るマイクロコンピュータのバス・
コントローラ中枢部８の動作アルゴリズムを示す。バス
・コントローラＢＧの中枢部８では、各マシンサイクル
においてステップＳ１からステップＳ６まで従来と同様
の動作を行う。そして従来のステップＳ８を実行する前
に、ステップＳ７においてプリフェッチが有効か否かの
判断がなされ、有効の場合には動作を終了し、そうでな
い場合にはステップＳ８に進んで従来と同様の動作が行
なわれる。

第３図は、上記動作アルゴリズムを実現するための回路
例である。この回路が第８図の従来回路と相違する点は
、ＮＡＮＤ回路ＮＡ３の入力信号として、プリフエツチ
機能の有効・無効を制御するための信号ＴＥＳＴが新た
に追加されている点のみである。この信号ＴＥＳＴは、
プリフエツチ機能を有効にするときは′Ｈ″に設定され
、逆に無効にするときは“し”に設定される。その他は
第８図と全く同一である。この信号ＴＥＳＴは、例えば
第４図に示す回路により作成される。同図において、Ｇ
１．Ｇ２はＣＰＵ１からの書き込み命令の信号ＷＲがＨ
″のとき導通となるゲートであり、Ｇ３．Ｇ４は信号Ｗ
ＲがＬ″のとき導通となるゲートである。そして、ゲー
トＧ１．Ｇ３およびインバータ１７．１８により信号Ｗ
ＲがＬ　ＩＩのときデータのラッチを行うラッチ回路Ｒ
１が構成されており、また、ゲートＧ２．Ｇ４およびイ
ンバータ１９．１１０により信号ＷＲが１１　ＨＩＩの
ときデータのラッチを行うラッチ回路Ｒ２が構成されて
いる。このラッチ回路Ｒ１の入力側Ｄ１および出力側Ｑ
１はそれぞれデータバスＤＢおよびラッチ回路Ｒ２の入
力側Ｄ２に接続され、ラッチ回路Ｒ２の出力側Ｑ２はイ
ンバータ１１１を介して第３図に示すＮＡＮＤ回路ＮＡ
３の入力側に接続されている。つまり、インバータ１１
１の出力信号が信号ＴＥＳＴとなるのである。また、ラ
ッチ回路Ｒ２の出力側Ｑ２はＣＰＵ１からの工き込み命
令および読み出し命令により制御されるトライステート
ゲートＴＳＧの入力側にも接続されており、また、この
トライステートゲートＴＳＧの出力側はラッチ回路Ｒ１
の入力側Ｄ１に接続される。なお、インバータ１７の入
力側には、ＣＰＬＪ’ｌからのリセット信号Ｒ８により
導通が制御されるトランジスタＴＲを介して接地電位が
与えられるように構成されている。

次に以上のように構成された回路においてＣＰＵ１から
の各種の信号により信号ＴＥＳＴが作成される動作につ
いて説明する。まずＣＰＬｌｌからの命令により信号Ｔ
ＥＳＴを“Ｌ″からＨＩＩに変更する場合について考え
る。ＣＰＵ１から書き換え命令が送られてくる前の状態
では信号ＷＲは“Ｌ″であり、ラッチ回路Ｒ１，Ｒ２は
それぞれラッチ、アンラッチ状態にある。このときラッ
チ回路Ｒ１の出力側Ｑ１からはＬ”が出力されており、
この出力信号がゲートＧ４を通りインバータ１９．１１
１でそれぞれ反転されて信号ＴＥＳ王は“Ｌ”になって
いる。この状態から信号ＴＥＳＴを“Ｈ”にするには、
データ・バスＤＢに“Ｌ″を印加し、かつｃｐｕｉから
書き込み命令を行うために信号ＷＲを“Ｈ”にする。こ
れによりラッチ回路Ｒ１，Ｒ２はそれぞれアンラッチ。

ラッ゛チ状態になる。このとき、データ・バスＤＢの“
し”の信号がゲートＧ１を通り、インバータ１７により
反転されて“ＨＩＩとなってラッチ回路Ｒ２の入力側Ｄ
２に与えられることになるが、ラッチ回路Ｒ２のゲート
Ｇ４は非導通状態にあるため、ラッチ回路Ｒ２の出力側
Ｑ２からは引き続き１１１（Ｔ９が出力され、この出力
信号がインバータ■１１により反転されて信号ＴＥＳＴ
は“し”のままである。この後、信号ＷＲが“Ｈ”から
Ｌ”に切り換わると、ラッチ回路Ｒ１，Ｒ２はそれぞれ
ラッチ、アンラッチ状態となる。すなわち、ラッチ回路
Ｒ１にデータ・バスＤＢの“Ｌ″のデータがラッチされ
てラッチ回路Ｒ１の出力側Ｑ１からＨ”が出力され、こ
の出力信号がゲートＧ４を通りインバータ１９，１１１
でそれぞれ反転されて信号ＴＥＳＴはＨＩＩになる。

ＣＰＵ１からの命令により信号ＴＥＳＴを“Ｈ”から“
Ｌ　Ｉｔに変更する場合は、上記の動作において、デー
タ・バスＤＢからラッチ回路Ｒ１の入力側Ｄ１に与えら
れるデータを、４１　Ｌ　Ｉｔではなく“Ｈ＋ｅにすれ
ばよい。

なお、トライステートゲートＴＳＧは、ＣＰＵ１からの
信号ＲＥＡＤが“Ｈ″になると導通状態となって、信＠
ＴＥｓＴの反転レベルの信号をデータ・バスＤＢに与え
る。また、ＰチャネルトランジスタＴＲはｃｐｕｉから
のリセット信号Ｒ８が“Ｈ”になると導通して、インバ
ータＩ７の入力側に強制的に“Ｌ”レベルを印加する作
用を果たす。

次にこの発明におけるマイクロコンピュータのバス・コ
ントローラＢＧの動作について第２図および第３図をも
とに説明する。第２図中のステップＳ１からステップＳ
６までは従来と全く同様である。ステップＳ５において
、リード／ライトの要求がない場合には、ステップＳ７
に進んでプリフェッチ機能が有効とされているか無効と
されているかが判断される。いま、プリフェッチ機能が
無効にされている場合について考えると、この場合には
第３図の回路において、信号ＲＤＹＱ、ＶＤＡ、ＴＥＳ
Ｔはともに“し”である。信号ＴＥＳＴとして“Ｌ″が
ＮＡＮＯ回路ＮＡ３に入力されると、ＮＡＮＤ回路ＮＡ
３は伯の入力レベルにかかわらず“Ｈ″を出力してＮＡ
ＮＯ回路ＮＡ２の一方の入力側に与える。ＮＡＮＤ回路
ＮＡ２の他方の入力側には、Ｌ　ｔｏの信号ＲＤＹ、が
インバータ１１により反転され“Ｈ”となって入力され
るので、ＮＡＮＯ回路ＮＡ２はＬ”を出力する。その結
果、信号Ｊ１１が“Ｌ″となるので制御部７に対してフ
ェッチサイクルの実行が指令されることはない。なお、
信号Ｊ１２は、信号ＲＤＹ、、ＶＤＡとしてそれぞれ“
Ｌ″が与えられることにより、従来と同様“Ｌ″となっ
て制御部７に対してリード・ライトサイクルの実行が指
令されることもない。

上記とは逆に、ステップＳ７においてプリフェッチ機能
が有効と判断された場合には信号ＴＥＳＴは“Ｈ”にな
るので、第３図の回路は第８図に示す従来の回路と等価
になる。したがって、従来と同様、命令キュー４の中身
が１バイト以下（信号ＩＳＰが“し”）の場合には信号
Ｊ１１．Ｊ１２が≠れぞれ“Ｈ”、Ｌ′″となって制御
部７に対してフェッチサイクルの実行が指令され（第２
図中のステップＳ３）、また、命令キューの中身が２バ
イト以上（信号■ＳＰが“Ｈ″）の場合には信号Ｊ１１
．Ｊ１２がともに“Ｌ　１１となって、フェッチサイク
ル、リード・ライトサイクルともに実行されることはな
い。

以上のように中枢部８において、データ・バスＤＢから
印加されるデータにより命令のプリフェッチ機能を有効
にするか無効にするかを判断し、プリフェッチ機能を有
効にした場合には従来と同様の動作をし、プリフェッチ
機能を無効にしだ場合には命令キュー４の内容が１バイ
ト以下であろうともプリフエツチ動作を行なわないよう
にすることができ、特に周辺機能部のテスト時にはプリ
フエツチ機能を働かないようにしてテストが容易になる
。

なお、上記実施例ではマイクロコンピュータのテストを
容易にする目的で使用する場合について説明したが、不
良解析等のマイクロコンピュータの内部状態を正確に把
握するという目的で使用してもよく上記実施例と同様の
効果を奏する。

〔発明の効果〕

以上のように、この発明によれば、プリフエツチ機能を
有するマイクロコンピュータの中枢部において、プリフ
エツチ機能を有効にするか無効にするかを判断する手段
を設けたので、プリフエツチ機能を有するマイクロコン
ピュータのテストブＯグラムの開発およびテスト自体を
容易にすることができ、また、それにかかる時間および
コストを軽減し安価な装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるマイクロコンピュー
タのバス・コントローラおよびその周辺部のブロック図
、第２図は第１図中の中枢部の動作アルゴリズムを示す
図、第３図は第２図の動作アルゴリズムを実現するため
の回路図、第４図は第３図中の信号ＴＥＳＴを作成する
ための回路図、第５図は従来のプリフエツチ機能を有す
るマイクロコンピュータのブロック図、第６図は第５図
のバス゛・コントローラのブロック図、第７図は第６図
中の中枢部の動作アルゴリズムを示す図、第８図は第７
図を実現するための回路図である。 図において、８は中枢部、ＢＳはバス・コントローラで
ある。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）プリフエツチ機能を有するバス・コントローラに
   おいて、プリフエツチ機能を有効にするか無効にするか
   の切り換えを行なう手段を設けたことを特徴とするマイ
   クロコンピュータ。