KR890000973A - 마이크로코드 판독 제어 시스템 - Google Patents

마이크로코드 판독 제어 시스템 Download PDF

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KR890000973A
KR890000973A KR1019880007357A KR880007357A KR890000973A KR 890000973 A KR890000973 A KR 890000973A KR 1019880007357 A KR1019880007357 A KR 1019880007357A KR 880007357 A KR880007357 A KR 880007357A KR 890000973 A KR890000973 A KR 890000973A
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Abstract

내용 없음

Description

마이크로코드 판독 제어 시스템
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 마이크로코드의 처리에 있어서 각 단계에 있어서의 처리예를 도시한 도면,
제2A도는 본 발명의 제1실시예에 따른 마이크로코드 판독 제어 시스템을 도시한 개략적인 블록도.
제5도는 본 발명의 제2실시예에 따른 마이크로코드 판독 제어 시스템의 상세한 블록도.

Claims (5)

  1. 기계명령어를 설정하기 위한 제1명령 레지스터, 각 기계 명령어에 대응하는 적어도 1마이크로코드를 기억하며 명령 레지스터에 설정된 기계 명령어의 일부로부터의 어드레스에 의해 억세스되는 제1제어 기억장치, 각 마이크로코드가 다수의 처리 단계에서 연속 처리되며 다른 마이크로코드의 단계와 병렬로 마이크로 코드의 단계를 처리하며, 브랜치 조건이 브랜치 명령의 마이크로코드 처리에서 결정되는 단계이전의 선행 단계에서 브랜치 타게트 기계 명령어를 사전 페치하는 파이프라인 프로세서, 사전 페치된 브랜치 타게트 기계 명령어를 세팅하는 제2명령 레지스터, 각 기계 명령어의 적어도 제1마이크로코드를 기억하며, 제2명령 레지스터에 세트된 브랜치 타게트 기계 명령어의 일부로부터의 어드레스에 의해 억세스되며, 브랜치 타게트 기계 명령어에 의한 제2제어 기억장치에 대한 억세스 및 브랜치 명령을 뒤따르는 기계 명령어에 의한 제1제어 기억장치에 대한 억세스가 병렬로 처리되는 제2제어 기억장치, 및 브랜치 명령의 브랜체 조건이 결정될때 상기 제1및 제2제어 기억장치로부터 판독중인 마이크로코드의 하나를 선택하는 선택수단으로 구성되는 것을 특징으로 하는 마이크로코드 판독 제어 시스템.
  2. 제1항에 있어서, 상기 파이프라인 프로세서는 적어도 이하의 4단계, 즉 제어 장치로부터 마이크로코드를 판독하는 제1단계, 주기억장치 및 버퍼 기억장치를 포함하는 기억장치를 억세스하기 위해 어드레스를 계산하는 제2단계, 주기억장치 혹은 버퍼 기억장치를 억세스하는 제3단계, 및 동작을 실행하는 제4단계로 이루어지며, 브랜치 명령이 처리될때, 제2단계에서는 브랜치 타게트 기계 명령어용 어드레스가 계산되며, 제3단계에서는 브랜치 타게트 기계 명령어가 페치되며, 제4단계에서는 브랜치 조건이 결정되는 것을 특징으로 하는 마이크로 판독 제어시스템.
  3. 제2항에 있어서, 각 기계 명령어의 제1단계를 제외한 마이크로코드를 기억하는 제3제어 기억장치, 제3제어 기억장치를 판독하기 위한 어드레스를 공급하며, 선택기의 출력 및 제3제어 기억장치의 출력을 수신하는 어드레스 발생기 및 제2단계를 실행하는 제1레지스터, 제3단계를 실행하는 제2레지스터, 제4단계를 실행하는 제3레지스터로 구성되는 파이프라인 프로세서로 구성되며, 상기 레지스터는 직렬 접속되며 상기 파이프라인 프로세서는 제1단계에서 선택기의 출력을 수신하며 제1단계 이외의 단계에서 제3제어 기억장치의 출력을 수신하는 것을 특징으로 하는 마이크로코드 판독 제어 시스템.
  4. 기계 명령어를 설정하는 제1명령 레지스터, 브랜치 타게트 명령을 설정하는 제2명령 레지스터, 제1 및 제2명령 레지스터의 어느것으로 부터 1출력을 선택하는 선택수단, 어드레스로서 선택수단의 출력을 수신하며 기계 명령어의 제1단계에 대응하는 기억된 마이크로코드를 공급하는 제어 기억장치, 어드레스로서 선택수단의 출력을 수신하며, 기계 명령어의 제1단계 이외의 단계에 대응하는 기억된 마이크로코드를 공급하는 다른 제어 기억장치, 및 직렬 접속된 제1레지스터, 제2레지스터 및 제3레지스터를 구비한 파이프라인 프로세서로 구성되며, 제1레지스터는 다른 제어 기억장치의 출력을 수신하며 제2레지스터는 제어 기억장치의 출력을 수신하며, 각 마이크로코드는 제1,제2,제3및 제4단계를 포함하며, 제1단계 명령은 선택수단의 출력에 의해 제공되며, 제2단계 명령은 제어 기억장치의 출력 혹은 제1레지스터의 출력에 의해 제공되며, 제3단계 명령은 제2레지스터의 출력에 의해 제공되며, 제4단계 명령은 제3레지스터의 출력에 의해 제공되는 것을 특징으로 하는 마이크로코드 판독 제어 시스템.
  5. 제4항에 있어서, 제1단계에서, 마이크로코드는 다른 제어 기억장치로부터 제1레지스터로 판독되며, 제2단계에서, 마이크로코드는 제어 기어장치로부터 제2레지스터로 판독되거나 버퍼 기억장치를 포함한 주기억장치를 억세스하는 어드레스가 계산되며, 제3단계에서, 주기억장치가 억세스되며, 및 제4단계에서, 마이크로코드의 동작이 실행되며, 브랜치 명령이 처리될때, 제2단계에서, 브랜치 타게트 기계 명령어의 어드레스가 계산되며, 제3단계에서, 브랜치 타게트 기계 명령어는 제2명령 레지스터에 페치되며, 제4단계에서, 브랜치 조건이 결정되며, 이 결정은 선택기로 하여금 제1명령 레지스터 및 제2명령 레지스터의 어느것의 출력을 선택하게 하는 것을 특징으로 하는 마이크로코드 판독 제어시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880007357A 1987-06-19 1988-06-18 마이크로코드 판독 제어 시스템 KR910008410B1 (ko)

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