JP6718454B2 - 選択的ページミス変換プリフェッチによってプログラムメモリコントローラにおけるページ変換ミスレイテンシを隠すこと - Google Patents
選択的ページミス変換プリフェッチによってプログラムメモリコントローラにおけるページ変換ミスレイテンシを隠すこと Download PDFInfo
- Publication number
- JP6718454B2 JP6718454B2 JP2017533975A JP2017533975A JP6718454B2 JP 6718454 B2 JP6718454 B2 JP 6718454B2 JP 2017533975 A JP2017533975 A JP 2017533975A JP 2017533975 A JP2017533975 A JP 2017533975A JP 6718454 B2 JP6718454 B2 JP 6718454B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- translation
- cache
- address translation
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1045—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] associated with a data cache
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/10—Providing a specific technical effect
- G06F2212/1016—Performance improvement
- G06F2212/1021—Hit rate improvement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/50—Control mechanisms for virtual memory, cache or TLB
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/65—Details of virtual memory and virtual address translation
- G06F2212/654—Look-ahead translation
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/68—Details of translation look-aside buffer [TLB]
- G06F2212/681—Multi-level TLB, e.g. microTLB and main TLB
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Executing Machine-Instructions (AREA)
Description
Claims (18)
- アドレス変換の方法であって、
第1のアドレスドメインにおけるメモリアクセスの第1のアドレスを受け取ることと、
前記第1のアドレスに線形に続く複数の予測される順次メモリアクセスの指示を受け取ることと、
複数のアドレス変換エントリをメモリ管理ユニットにストアすることであって、各アドレス変換エントリが、前記第1のアドレスドメインの第1の所定の数の最上位アドレスビットと、対応するアドレスページに対する第2のアドレスドメインの第2の所定の数の最上位アドレスビットとを含む、前記メモリ管理ユニットにストアすることと、
前記メモリ管理ユニットにストアされた前記アドレス変換エントリのサブセットをマイクロ変換ルックアサイドバッファにストアすることと、
前記第1のアドレスに対応する第1のアドレス変換エントリについて前記マイクロ変換ルックアサイドバッファを探すことと、
前記第1のアドレス変換エントリが前記マイクロ変換ルックアサイドバッファにストアされていない場合に、前記メモリ管理ユニットから前記第1のアドレス変換エントリを呼び出し、前記呼び出された第1のアドレス変換エントリを前記マイクロ変換ルックアサイドバッファにストアすることと、
前記第2のアドレスドメインの前記第2の所定の最上位アドレスビットを前記第1のアドレス変換エントリの前記第1のアドレスドメインの前記第1の所定の最上位アドレスビットで置換することにより、前記第1のアドレス変換エントリに従って前記第1のアドレスを前記第2のアドレスドメインにおける第2のアドレスに変換することと、
前記第1のアドレスと前記第1のアドレスに線形に続く前記複数の予測される順次メモリアクセスの前記指示とから、前記複数の予測される順次メモリアクセスの最後の予測される順次メモリアクセスが、前記第1のアドレス変換エントリに続く次のアドレス変換エントリに対応するかを判定することと、
前記複数の予測される順次メモリアクセスの前記最後の予測される順次メモリアクセスが、前記第1のアドレス変換エントリに続く次のアドレス変換エントリに対応する場合に、前記次のアドレス変換エントリについて前記マイクロ変換ルックアサイドバッファを探すことと、
前記次のアドレス変換エントリが前記マイクロ変換ルックアサイドバッファにストアされていない場合に、前記メモリ管理ユニットから前記次のアドレス変換エントリを呼び出し、前記呼び出された次のアドレス変換エントリを前記マイクロ変換ルックアサイドバッファにストアすることと、
を含む、方法。 - 請求項1に記載のアドレス変換の方法であって、
前記第1のアドレスドメインにおける前記メモリアクセスが命令フェッチであり、
前記方法が、
条件付き分岐命令が分岐を採るか、分岐を採らないかを予測することと、
前記第1のアドレスと、採られると予測される次の順次条件付き分岐命令との間のアドレスロケーションの数に応じて、前記第1のアドレスに線形に続く前記複数の予測される順次メモリアクセスの前記指示を判定することと、
を含む、方法。 - 請求項1に記載のアドレス変換の方法であって、
前記第1のアドレスドメインにおける前記メモリアクセスが連続する命令のフェッチパケットの命令フェッチであり、
前記第1のアドレスに線形に続く前記複数の予測される順次メモリアクセスの前記指示がフェッチパケットの数である、方法。 - 請求項3に記載のアドレス変換の方法であって、
前記複数の予測される順次メモリアクセスの最後の予測される順次メモリアクセスが前記次のアドレス変換エントリに対応するかを判定することが、
前記フェッチパケットの数に前記フェッチパケットのサイズを乗算して積を形成することと、
前記積を前記第1のアドレスに加算してアドレスの和を形成することと、
前記アドレスの和が前記次のアドレス変換エントリに対応するかを判定することと、
を含む、方法。 - 請求項4に記載のアドレス変換の方法であって、
前記アドレスの和が前記次のアドレス変換エントリに対応するかを判定することが、前記第1のアドレス変換エントリの現在のページサイズの指示を受け取ることを含む、方法。 - 請求項1に記載のアドレス変換の方法であって、
メモリアドレスのサブセットに対するデータをキャッシュに一時的にストアすることと、
前記第1のアドレスに対応するデータに対するメモリアクセスの各々受信される第1のアドレスについて前記キャッシュを探すことと、
前記キャッシュが前記第1のアドレスに対応するデータをストアしている場合に、前記キャッシュから前記第1のアドレスに対してメモリアクセスを行うことと、
前記キャッシュが前記第1のアドレスに対応するデータをストアしていない場合に、
前記第1のアドレス変換エントリに従って前記第1のアドレスを前記第2のドメインにおける第2のアドレスに変換することを含んで、前記第1のアドレスに対応する前記データを前記メモリから呼び出し、
前記第1のアドレスに対応する前記呼び出されたデータを前記キャッシュにストアし、
その後、前記キャッシュから前記第1のアドレスに対して前記メモリアクセスを行うことと、
を更に含み、
前記第1のアドレス変換エントリを前記メモリ管理ユニットから呼び出すことと、前記第1のアドレス変換エントリが前記マイクロ変換ルックアサイドバッファにストアされていない場合に前記呼び出された第1のアドレス変換エントリを前記マイクロ変換ルックアサイドバッファにストアすることとが、前記キャッシュが前記第1のアドレスに対応するデータをストアしていない場合にのみ実行される、方法。 - 請求項6に記載のアドレス変換の方法であって、
前記第1のアドレスドメインにおける前記メモリアクセスが命令フェッチであり、前記第1のアドレスドメインにおける前記メモリアクセスが連続する命令のフェッチパケットの命令フェッチであり、前記第1のアドレスに線形に続く前記複数の予測される順次メモリアクセスの前記指示がフェッチパケットの数であり、
前記方法が、
前記第1のアドレスにフェッチパケットを加算することによって第1の次のパケットアドレスを生成することと、
前の次のパケットアドレスにフェッチパケットサイズを順次加算することによって次のフェッチアドレスのシーケンスを生成することと、
各次のパケットアドレスにおいて命令をプリフェッチすることと、
を更に含む、方法。 - 請求項7に記載のアドレス変換の方法であって、
各次のパケットアドレスにおいて命令をプリフェッチすることが、
前記次のパケットアドレスに対応する命令に対する各次のパケットアドレスについて前記キャッシュを探すことと、
前記キャッシュが前記次のパケットアドレスに対応する命令をストアしていない場合に、
前記第1のアドレス変換エントリに従って前記次のパケットアドレスを前記第2のアドレスドメインにおける第3のアドレスに変換することを含んで、前記次のパケットアドレスに対応する前記データをメモリから呼び出し、
各次のパケットアドレスに対応する前記呼び出された命令を前記キャッシュにストアすることと、
を含む、方法。 - 請求項1に記載のアドレス変換の方法であって、
前記次のアドレス変換エントリを前記メモリ管理ユニットから呼び出すことが、
前記第1のアドレスを前記メモリ管理ユニットに供給することと、
前記第1のアドレスに対応するアドレス変換エントリを前記メモリ管理ユニットから呼び出すことと、
前記メモリ管理ユニットからの前記呼び出されたアドレス変換エントリを前記マイクロ変換ルックアサイドバッファに前記第1のアドレスに対応する指示とともに戻すことであって、それにより、前記マイクロ変換ルックアサイドバッファが順序付けられていない呼び出されたアドレス変換エントリを適切にストアし得る、前記戻すことと、
を含む、方法。 - アドレス変換を用いるデータ処理装置であって、
命令制御下でデータに対してデータ処理演算を実施する中央処理装置であって、第1のアドレスドメインにおける対応する第1のアドレスでのメモリアクセスと、各メモリアクセスについて前記第1のアドレスに線形に続く複数の予測される順次メモリアクセスの指示とを生成する、前記中央処理装置と、
複数のアドレス変換エントリをストアするメモリ管理ユニットであって、各アドレス変換エントリが、前記第1のアドレスドメインの第1の所定数の最上位アドレスビットと、対応するアドレスページについて第2のアドレスドメインの対応する第2の所定数の最上位アドレスビットとを含む、前記メモリ管理ユニットと、
前記中央処理装置と前記メモリ管理ユニットとに接続されるアドレス変換ユニットと、
を含み、
前記アドレス変換ユニットが、前記複数のアドレス変換エントリのサブセットをストアするマイクロ変換ルックアサイドバッファを含み、
前記アドレス変換ユニットが、
現在の第1のアドレスに対応する第1のアドレス変換エントリについて前記マイクロ変換ルックアサイドバッファを探すことと、
前記第1のアドレス変換エントリが前記マイクロ変換ルックアサイドバッファにストアされていない場合に、前記メモリ管理ユニットから前記第1のアドレス変換エントリを呼び出し、前記呼び出された第1のアドレス変換エントリを前記マイクロ変換ルックアサイドバッファにストアし、前記アドレス変換エントリの前記第1のアドレスドメインの前記第1の所定の最上位ビットの代わりに前記第2のアドレスドメインにおける前記第2の所定の最上位ビットで置換することによって前記第1のアドレス変換エントリに従って前記第1のアドレスを第2のアドレスドメインにおける第2のアドレスに変換することと、
によって、前記中央処理装置からのメモリアクセスを前記第1のアドレスドメインから第2のアドレスドメインに変換するように動作可能であり、
前記アドレス変換ユニットが、
前記複数の予測される順次メモリアクセスの最後の予測される順次メモリアクセスが前記第1のアドレス変換エントリに続く次のアドレス変換エントリに対応するか否かを前記第1のアドレスと前記複数の予測される順次メモリアクセスの前記指示とから判定し、
前記複数の予測される順次メモリアクセスの前記最後の予測される順次メモリアクセスが次のアドレス変換エントリに対応する場合に、前記次のアドレス変換エントリについて前記マイクロ変換ルックアサイドバッファを探し、
前記次のアドレス変換エントリが前記マイクロ変換ルックアサイドバッファにストアされていない場合に、前記メモリ管理ユニットから前記次のアドレス変換エントリを呼び出し、前記呼び出された次のアドレス変換エントリを前記マイクロ変換ルックアサイドバッファにストアする、
ように動作可能である、装置。 - 請求項10に記載のアドレス変換を用いるデータ処理装置であって、
前記第1のアドレスドメインにおける前記メモリアクセスが命令フェッチであり、
前記中央処理装置が分岐予測ユニットを含み、
前記分岐予測ユニットが、
条件付き分岐命令が分岐を採るか、分岐を採らないかの予測をストアし、
前記第1のアドレスと、採られるように予測される次の順次条件付き分岐命令との間のアドレスロケーションの数に応じて、前記第1のアドレスに線形に続く前記複数の予測される順次メモリアクセスの前記指示を計算する、
ように動作可能である、装置。 - 請求項10に記載のアドレス変換を用いるデータ処理装置であって、
前記中央処理装置が、複数の機能ユニットを含む超長命令語中央処理装置であり、
前記第1のアドレスドメインにおける前記メモリアクセスが、連続する命令のフェッチパケットの命令フェッチであり、
前記第1のアドレスに線形に続く前記複数の予測される順次メモリアクセスの前記指示が、フェッチパケットの数である、装置。 - 請求項12に記載のアドレス変換を用いるデータ処理装置であって、
前記アドレス変換ユニットが、
前記フェッチパケットの数を受け取る第1の入力と、前記フェッチパケットのサイズを受け取る第2の入力と、積を形成する出力とを有する乗算器と、
前記乗算器の前記出力に接続される第1の入力と、前記第1のアドレスを受け取る第2の入力と、アドレスの和を形成する出力とを有する加算器と、
前記加算器の前記出力に接続される第1の入力を有し、前記アドレスの和が前記次のアドレス変換エントリに対応するか否かを判定する、ページ境界検出ユニットと、
を更に含む、装置。 - 請求項13に記載のアドレス変換を用いるデータ処理装置であって、
前記ページ境界検出ユニットが、前記第1のアドレス変換エントリの現在のページのサイズの指示を受け取る第2の入力を更に有する、装置。 - 請求項10に記載のアドレス変換を用いるデータ処理装置であって、
メモリアドレスのサブセットについてのデータを一時的にストアするキャッシュを更に含み、
前記キャッシュが、
前記第1のアドレスに対応するデータに対するメモリアドレスの各々受信される第1のアドレスについて探し、
前記キャッシュが前記第1のアドレスに対応するデータをストアしている場合に、前記キャッシュから前記第1のアドレスに対して前記メモリアクセスを行い、
前記キャッシュが前記第1のアドレスに対応するデータをストアしていない場合に、前記アドレス変換ユニットが前記第1のアドレス変換エントリに従って前記第1のアドレスを前記第2のアドレスドメインにおける前記第2のアドレスに変換することを含んで、メモリから前記第1のアドレスに対応する前記データを呼び出し、前記第1のアドレス変換エントリに対応する前記呼び出されたデータをストアし、その後、前記キャッシュから前記第1のアドレスに対して前記メモリアクセスを行う、
ように動作可能であり、
前記アドレス変換ユニットが、前記第1のアドレス変換エントリを前記メモリ管理ユニットから呼び出し、前記キャッシュが前記第1のアドレスに対応するデータをストアしていない場合にのみ、前記呼び出された第1のアドレス変換エントリを前記マイクロ変換ルックアサイドバッファにストアする、ように動作可能である、装置。 - 請求項15に記載のアドレス変換を用いるデータ処理装置であって、
前記中央処理装置が、連続する命令のフェッチパケットの命令フェッチを前記メモリアクセスとして生成し、前記第1のアドレスに線形に続く前記複数の予測される順次メモリアクセスの前記指示としてフェッチパケットの数を生成し、
前記アドレス変換ユニットが、
前記フェッチパケット数が初期的にロードされ、メモリサイクル毎に減分される、フェッチパケットカウントレジスタと、
前記中央処理装置に接続されて前記第1のアドレスを受け取る第1の入力と、第2の入力と、出力と、ゼロカウントユニットに接続されてゼロカウント指示を受け取る制御入力とを有するマルチプレクサと、
前記フェッチパケットカウントレジスタに接続され、前記フェッチパケットカウントレジスタのカウントがゼロかどうかのゼロカウント指示を生成するゼロカウントユニットであって、前記ゼロカウント指示が、前記マルチプレクサの前記制御入力に接続され、ゼロの指示の際に前記マルチプレクサの前記第1の入力を選択し、非ゼロの指示の際に前記マルチプレクサの前記第2の入力を選択する、前記ゼロカウントユニットと、
フェッチパケットサイズの指示を受け取る第1の入力と、前記マルチプレクサの前記出力に接続される第2の入力と、アドレスの和を生成する出力とを有する加算器であって、前記出力が前記マルチプレクサの前記第2の入力に接続され、前記アドレスの和がキャッシュプリフェッチ要求を生成する、前記加算器と、
を更に含む、装置。 - 請求項16に記載のアドレス変換を用いるデータ処理装置であって、
前記キャッシュが、
前記キャッシュプリフェッチアドレスに対応するデータに対する各々受信されるキャッシュプリフェッチアドレスについて探し、
前記キャッシュが前記キャッシュプリフェッチアドレスに対応するデータをストアしていない場合に、前記アドレス変換ユニットが前記第1のアドレス変換エントリに従って前記キャッシュプリフェッチアドレスを前記第2のアドレスドメインにおける第3のアドレスに変換することを含んで、前記メモリから前記キャッシュプリフェッチアドレスに対応する前記データを呼び出し、
前記キャッシュプリフェッチアドレスに対応する前記呼び出されたデータをストアする、
ように更に動作可能である、装置。 - 請求項10に記載のアドレス変換を用いるデータ処理装置であって、
前記メモリ管理ユニットが、前記呼び出された第1のアドレス変換エントリを前記マイクロ変換ルックアサイドバッファに前記第1のアドレスに対応する指示とともに戻すように更に動作可能であり、
前記マイクロ変換ルックアサイドバッファが、前記呼び出された第1のアドレス変換エントリを前記第1のアドレスに対応するロケーションにストアし、そのため、前記マイクロ変換ルックアサイドバッファが、順序付けられていない呼び出されたアドレス変換エントリを適切にストアし得る、装置。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US14/579,654 | 2014-12-22 | ||
US14/579,654 US9514059B2 (en) | 2014-12-22 | 2014-12-22 | Hiding page translation miss latency in program memory controller by selective page miss translation prefetch |
PCT/US2015/067525 WO2016106392A1 (en) | 2014-12-22 | 2015-12-22 | Hiding page translation miss latency in program memory controller by selective page miss translation prefetch |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2018506776A JP2018506776A (ja) | 2018-03-08 |
JP2018506776A5 JP2018506776A5 (ja) | 2019-01-31 |
JP6718454B2 true JP6718454B2 (ja) | 2020-07-08 |
Family
ID=56129570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017533975A Active JP6718454B2 (ja) | 2014-12-22 | 2015-12-22 | 選択的ページミス変換プリフェッチによってプログラムメモリコントローラにおけるページ変換ミスレイテンシを隠すこと |
Country Status (5)
Country | Link |
---|---|
US (1) | US9514059B2 (ja) |
EP (1) | EP3238073B1 (ja) |
JP (1) | JP6718454B2 (ja) |
CN (1) | CN107111550B (ja) |
WO (1) | WO2016106392A1 (ja) |
Families Citing this family (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10049054B2 (en) * | 2015-04-01 | 2018-08-14 | Micron Technology, Inc. | Virtual register file |
US10379858B2 (en) * | 2015-09-14 | 2019-08-13 | Spreadtrum Hong Kong Limited | Method and apparatus for executing conditional instruction predicated on execution result of predicate instruction |
KR20180012565A (ko) * | 2016-07-27 | 2018-02-06 | 에스케이하이닉스 주식회사 | 휘발성 메모리를 캐쉬로 사용하는 비휘발성 메모리 시스템 |
US9673977B1 (en) | 2016-09-15 | 2017-06-06 | ISARA Corporation | Refreshing public parameters in lattice-based cryptographic protocols |
US10719451B2 (en) | 2017-01-13 | 2020-07-21 | Optimum Semiconductor Technologies Inc. | Variable translation-lookaside buffer (TLB) indexing |
US10565115B2 (en) | 2017-03-30 | 2020-02-18 | Western Digital Technologies, Inc. | Calculating the optimal number of LBNS to prefetch per CPU |
US10929296B2 (en) * | 2017-10-12 | 2021-02-23 | Texas Instruments Incorporated | Zero latency prefetching in caches |
KR102151180B1 (ko) * | 2017-11-20 | 2020-09-02 | 삼성전자주식회사 | 효율적인 가상 캐시 구현을 위한 시스템 및 방법 |
US10642742B2 (en) * | 2018-08-14 | 2020-05-05 | Texas Instruments Incorporated | Prefetch management in a hierarchical cache system |
US10489305B1 (en) * | 2018-08-14 | 2019-11-26 | Texas Instruments Incorporated | Prefetch kill and revival in an instruction cache |
US11113208B2 (en) * | 2019-05-22 | 2021-09-07 | Texas Instruments Incorporated | Pseudo-first in, first out (FIFO) tag line replacement |
US11573802B2 (en) * | 2019-10-23 | 2023-02-07 | Texas Instruments Incorporated | User mode event handling |
US11704253B2 (en) | 2021-02-17 | 2023-07-18 | Microsoft Technology Licensing, Llc | Performing speculative address translation in processor-based devices |
Family Cites Families (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5778434A (en) | 1995-06-07 | 1998-07-07 | Seiko Epson Corporation | System and method for processing multiple requests and out of order returns |
JPH1040171A (ja) * | 1996-07-24 | 1998-02-13 | Sony Corp | アドレス変換装置および方法 |
US6487640B1 (en) | 1999-01-19 | 2002-11-26 | International Business Machines Corporation | Memory access request reordering to reduce memory access latency |
EP1182569B8 (en) | 2000-08-21 | 2011-07-06 | Texas Instruments Incorporated | TLB lock and unlock operation |
US7054927B2 (en) * | 2001-01-29 | 2006-05-30 | Adaptec, Inc. | File system metadata describing server directory information |
US7299266B2 (en) * | 2002-09-05 | 2007-11-20 | International Business Machines Corporation | Memory management offload for RDMA enabled network adapters |
US7117337B2 (en) * | 2004-02-19 | 2006-10-03 | International Business Machines Corporation | Apparatus and method for providing pre-translated segments for page translations in segmented operating systems |
US7689806B2 (en) * | 2006-07-14 | 2010-03-30 | Q | Method and system to indicate an exception-triggering page within a microprocessor |
US8904115B2 (en) | 2010-09-28 | 2014-12-02 | Texas Instruments Incorporated | Cache with multiple access pipelines |
US20140108766A1 (en) * | 2012-10-17 | 2014-04-17 | Advanced Micro Devices, Inc. | Prefetching tablewalk address translations |
US9251048B2 (en) * | 2012-10-19 | 2016-02-02 | International Business Machines Corporation | Memory page management |
-
2014
- 2014-12-22 US US14/579,654 patent/US9514059B2/en active Active
-
2015
- 2015-12-22 EP EP15874355.9A patent/EP3238073B1/en active Active
- 2015-12-22 CN CN201580070019.6A patent/CN107111550B/zh active Active
- 2015-12-22 WO PCT/US2015/067525 patent/WO2016106392A1/en active Application Filing
- 2015-12-22 JP JP2017533975A patent/JP6718454B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
WO2016106392A1 (en) | 2016-06-30 |
CN107111550A (zh) | 2017-08-29 |
EP3238073A1 (en) | 2017-11-01 |
CN107111550B (zh) | 2020-09-01 |
JP2018506776A (ja) | 2018-03-08 |
EP3238073B1 (en) | 2019-06-26 |
US20160179700A1 (en) | 2016-06-23 |
EP3238073A4 (en) | 2017-12-13 |
US9514059B2 (en) | 2016-12-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6718454B2 (ja) | 選択的ページミス変換プリフェッチによってプログラムメモリコントローラにおけるページ変換ミスレイテンシを隠すこと | |
US9239735B2 (en) | Compiler-control method for load speculation in a statically scheduled microprocessor | |
US9652392B2 (en) | Using L1 cache as re-order buffer | |
CN111213131B (zh) | 高速缓存器中的零时延预提取 | |
US11500777B2 (en) | Servicing CPU demand requests with inflight prefetches | |
US7805590B2 (en) | Coprocessor receiving target address to process a function and to send data transfer instructions to main processor for execution to preserve cache coherence | |
CN105718386B (zh) | 程序存储器控制器中页面窗口的本地页面转换和许可存储 | |
JP5335440B2 (ja) | オペランドの早期の条件付き選択 | |
JP2009524167A5 (ja) | ||
US9652402B2 (en) | Hiding page translation miss latency in program memory controller by next page prefetch on crossing page boundary | |
US20070300042A1 (en) | Method and apparatus for interfacing a processor and coprocessor | |
US7925862B2 (en) | Coprocessor forwarding load and store instructions with displacement to main processor for cache coherent execution when program counter value falls within predetermined ranges | |
US10963254B2 (en) | Mechanism to queue multiple streams to run on streaming engine | |
CN115858022A (zh) | 集群化解码管线的可缩放切换点控制电路系统 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20170622 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181214 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181214 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200129 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200331 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200520 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200612 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6718454 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313117 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |