JPS6263339A - パイプライン制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 先の命令であるエリアにストアを行った後に後続の命令
フェッチがそのエリア内のアドレスから行われた場合、
パイプライン制御を行う計算機においては、先にストア
したデータがまだハソファに反映していない可能性があ
る。このため、先のストアのアドレスと後続の命令フェ
ッチのアドレスとをパイプライン中で比較し、アドレス
が同じエリアにある場合は、フラグで識別可能にし、そ
の命令の実行を無効にして１次の命令発行時に命令フェ
ッチをもう一度やり直すようにした。

〔産業上の利用分野〕

本発明は、パイプライン制御の情報処理装置に関するも
のであり、特に先行するストア命令のストアにより更新
性が保証されない後続命令の再発行のためのパイプライ
ン制御方式に関する。

〔従来の技術〕

パイプライン制御の情報処理装置は、一連の命令をパイ
プラインに、１サイクルあるいは２サイクル単位で次々
と入力し、パイプライン中の各段階を順次進行させなが
ら並行処理させるものである。

ある１つの命令に対する制御サイクルは、たとえば命令
解読のためのＤサイクル、オペランドアドレス計算のた
めのＡサイクル、仮想記憶のためにＴＬＢ等で論理アド
レス−実アドレス変換を行うＴサイクル、バッファメモ
リをアクセスするＢサイクル、命令内容を実行するＥサ
イクル、実行結果を占き込むＷサイクル、命令フェッチ
を行うｉ、ｉＴ、ｉＢサイクルからなる。

このようなパイプライン上には、複数の命令が。

それぞれ異なる途中の処理段階で同時に存在している。

ところで、パイプラインにおいては、ある先行するスト
ア命令が、主メモリのある領域にデータをストアしたと
き１次の命令はそれ以前に既にフェッチされている。た
とえば９次のようなタイミングとなる。

ストア命令　　　　ＤＡＴＢＥＷ ｉ　　ｉＴ　　ｉＢ　　Ｄ　　Ａ　　Ｔ　　Ｂ　　Ｅ　
　Ｗつまり、後続命令がｉ、　ｉＴ、　ｉｎサイクルで
フェッチされた後、先行するストア命令はそのＷサイク
ルでストアを実行することになる。

このような場合、フェッチされた命令はストアされる前
の古い命令である可能性があり、このため従来は、スト
ア命令の処理終了後に直ちに命令バッファメモリの内容
を廃棄し、ストア命令以後の命令フェッチをやり直す再
命令フェッチ（Ｒｅ−１ｆｅｔｃｈと呼ばれる）を行っ
ていた。

第４図は、これをフローで例示したものである。

図中の■はスＩ・ア命令のシーケンスであり、■。

■、■、・・・・・・はそれぞれ後続命令のシーケンス
を表す。

■のストア命令のＴ（アドレス変換）サイクルで、再命
令フェッチ要求フラグがオンに設定され。

Ｗ（書込み）サイクルが終了した時点で、再命令フェッ
チ要求フラグを調べ、これがオンであることから、■、
■、■、・・・・・・の後続命令を全て無効化するもの
である。

〔発明が解決しようとする問題点〕

従来の再命令フェッチ方式では、ストア命令終了後無条
件に行われ、その際後続命令が全て無効化されるため、
再命令フェッチおよび実行による遅れが大きいという問
題があった。

また、処理時間を短縮するため、ブランチ命令の実行時
に、ブランチ条件の判定が確定する前にブランチ先の命
令（ターゲット命令）を先読みしておき、ブランチが行
われる場合にはその先読みしであるターゲット命令を発
行し、ブランチが行われない場合はそのターゲット命令
を廃棄する方法がとられるが、上記した従来の再命令フ
ェッチ方式では、ブランチしない場合にもターゲット命
令の再命令フェッチが行われるため、無駄になるという
問題があった。

〔問題点を解決するための手段〕

本発明は、先行ストア命令のストア領域に命令フェッチ
アドレスが重なる場合にのみ再命令フェッチを行うもの
であり、フェッチされた命令ごとにそのフエ・７チアド
レスを先行ストア命令のストアアドレスと比較し、領域
が一敗したとき、そのフェッチされた命令に再命令フェ
ッチを要求するフラグ（標識）付加して、パイプライン
中を無効命令として進行させ、その命令がパイプライン
を出たとき、すなわち命令終了時にフラグを見て。

再命令フェッチを要求している場合に限り、その命令の
同じフェッチアドレスから命令を再フェツチするもので
ある。

これによれば各フェッチされた命令は、ストア命令の検
出後に一律に廃棄されるのではな（、実際のメモリ上の
アクセス領域が先行するストア命令と共通であるような
命令についてのみ、再命令フェッチを行わせるものであ
る。

第１図は本発明の原理的構成を単純化して示したもので
ある。

図において、１は命令フェッチパイプライン。

２はオペランドパイプライン、３は再命令フェッチ制御
回路、４は命令フェッチアドレス生成回路。

５は命令バッファメモリ、６および７はそれぞれ命令ワ
ードレジスタ、８はオペランドアドレス生成回路、りな
いし１１はストア命令のオペランドアドレスを保持する
ステージレジスタ、１２はアドレス比較回路、１３は再
命令フェッチ要求フラグ回路、１４ないし２０はフラグ
ラッチ、２１は次命令アドレス発生回路である。

またｉは命令フェッチアドレス生成サイクル。

量Ｔは命令フェッチアドレス変換サイクル、ｉ１３は命
令バッファアクセスサイクル、Ｄは命令デコードサイク
ル、Ａはアドレス生成サイクル、Ｔはアドレス変換サイ
クル、Ｂはオペランドバッファメモリアクセスサイクル
、Ｅは実行サイクル、Ｗは書き込みサイクルを表す。

命令フェッチパイプラインｌでは、ｉ、ｉＴ。

ｉＢサイクルにおいて、命令フェッチアドレス生成回路
４で生成された命令フェッチアドレス、あるいはオペラ
ンドパイプライン２のオペランドアドレス生成回路８で
生成されたブランチ先アドレスに基づいて、命令バッフ
ァメモリ５により、アドレス変換およびバッファアクセ
スを行い、読み出された命令が命令ワードレジスタ６．
７の一方に格納される。

通常の命令フェッチシーケンスでは、命令ワードレジス
タ６が使用されるが、ブランチ先命令（ターゲット命令
）フェッチでは、命令ワードレジスタ７が使用される。

そしてブランチ命令の実行時に、ブランチ条件が満足さ
れていることが判定されれば、命令ワードレジスタ７の
命令を取り出して発行し、他の場合には、命令ワードレ
ジスタ６の命令を取り出して発行する。

オペランドパイプライン２では、オペランドアドレス生
成回路８により生成されたオペランドアドレスは２図示
省略されているオペランドバッファメモリに供給され、
アクセスが行われる。

特に、実行される命令がストア命令の場合には。

そのストアアドレスが順次Ｔ、Ｂ、’Ｅの各サイクルで
ステージレジスタ９，１０．１１に転送される。

本発明による再命令フェッチ制御回路３では。

アドレス比較回路１２が命令フェッチパイプライン１の
ｉＴサイクルで得られる命令フェッチアドレスと、オペ
ランドパイプライン２のＴ、Ｂ、Ｅの各サイクルに対応
するステージレジスタ９，１０．１１の内容と比較し、
一致するストアアドレスの存在が検出されたとき、再命
令フェッチ要求フラグ回路１３のフラグラッチ１４，１
５の一方をオンにする。アドレス比較は、ストア命令の
長さと、命令フェッチの長さによって決定されるある範
囲に入っているかどうかという比較を行う。

フラグラッチ１４．１５は、命令ワードレジスタ６．７
に対応づけされている。すなわち通常の命令フェッチの
場合はフラグラッチ１４が設定され、ブランチ先命令フ
ェッチの場合はフラグラッチ１５が設定される。

この時１例えばブランチ不成功であれば、命令ワードレ
ジスタ７が選ばれる事はないので、したがってフラグラ
ッチ１５が設定されていても、それが選ばれる事はなく
、不必要な再命令フェッチは行われない。

再命令フェッチ要求フラグは、フェッチされた各命令の
Ａ、Ｔ、Ｂ、Ｅ、Ｗの各サイクルに同期して、フラグラ
ッチ１６ないし２ｏ中を順次転移する。このとき、再命
令フェッチ要求フラグがオンを示している場合には、そ
のステージ（サイクル）において対応する命令を無効化
するように作用する。

そして、Ｗサイクル終了後９次命令ナトレス発生回路２
１を制御して、再命令フェッチ要求フラグがオンであれ
ば、現命令のフェッチアドレスを出力して再命令フェッ
チを行わせ、他方、再命令フェッチ要求フラグがオフで
あれば、現命令のフェッチアドレスに命令長（たとえば
８バイト）を加算して次命令のアドレスを生成し２次命
令フェッチを行わせる。

〔作用〕

本発明によれば、フェッチされた命令が先行するストア
命令のストアアドレスと一致したもののみが後で再命令
フェッチされるため、従来方式にくらべて再命令フェッ
チ対象の命令個数を削減することができる。

またブランチ命令の実行で、ブランチが行われない場合
には、命令ワードレジスタフにフェッチしであるブラン
チ先命令を廃棄し、同時にフラグラッチ１５の対応する
再命令フェッチ要求フラグも廃棄されるため、再命令フ
ェッチされることがない。

〔実施例〕

第２図は本発明の１実施例の構成図であり、第１図に示
されている原理的構成の詳細を具体的に示したものであ
る。

したがって１図中の１ないし２１で示される要素は、第
１図中に使用されている同一番号の要素と同じものであ
る。また２２はオペランドバッファメモリ、２３は実行
ユニット（Ｅユニット）を示す。

アドレス比較回路１２は、３個の比較器とオア回路によ
って構成され、各比較器は、オペランドパイプライン中
のＴ、Ｂ、Ｅサイクルにある各先行命令（ストア命令の
場合）のストアアドレスと。

命令フェッチアドレスとをｉＴサイクルで比較し。

いずれか１個の比較器でも一致を検出すれば、オア回路
から“１”　（オン）を出力する。

アドレス比較の一致条件は、先行ストア命令によるスト
ア領域にフェッチ命令の領域（たとえば８バイト長）が
一部でも重なれば一致するものである。

第３図（ａ）は、オペランドアドレスＯＡＲで始まる領
域長さＳＴのストア領域中に、命令フェッチアドレスｉ
　ＥＡＲが含まれている場合を示す。

長さＳＴは、たとえばＯ４０，１６，６４などのバイト
長で与えられる。

第３図（ｂ）は、命令フェッチアドレス１ＥＡＲで始ま
る命令長８バイトの領域内に、先行ストア命令のオペラ
ンドアドレスＯＡＲが含まれる場合を示す。

以上、この２つの場合に、再命令フェッチ要求フラグを
オンにする。

〔発明の効果〕

本発明によれば、ストア命令の後続命令が無条件にキャ
ンセルされるのではなく、そのストア領域と命令フェッ
チアドレスとが重なるもののみが再命令フェッチ対象と
して選択実行されるため。

無駄がなくなり、パイプラインの利用効率を高めて、処
理性能の向上を図ることができる。

【図面の簡単な説明】

第１図は本発明の原理的構成図、第２図は本発明の１実
施例の構成図、第３図（ａ）、　　（ｂ）はアドレス比
較における一致条件の説明図、第４図は、従来の再命令
フェッチ方式の説明図である。 第１図中。 １：命令フェッチパイプライン ２ニオペランドパイブライン ３：再命令フェッチ制御回路 １２ニアドレス比較回路 １３：再命令フェッチ要求フラグ回路 １４〜２０：フラグラッチ ２１：次命令アドレス発生回路 ｉ：命令フェッチアドレス生成サイクルｉＴ：命令フェ
ッチアドレス変換サイクルｉＦ３：命令バッファメモリ
アクセスサイクルＤ：命令デコードサイクル Ａニアドレス生成サイクル Ｔニアドレス変換サイクル Ｂ：オペランドバッファメモリアクセスサイクルＥ：実
行サイクル Ｗ：書き込みサイクル

Claims (2)

【特許請求の範囲】
1. （１）独立に制御可能なオペランドパイプラインと命令
   フェッチパイプラインとを有するパイプライン制御の情
   報処理装置において、 命令フェッチ実行時に、命令フェッチパイプラインのア
   ドレス変換サイクルで得られる命令フェッチアドレスを
   、オペランドパイプライン中のアドレス変換サイクル、
   バッファアクセスサイクル、実行サイクルの各段階にあ
   るそれぞれの先行命令のストアアドレスと比較するアド
   レス比較回路（１２）と、 上記アドレス比較回路（１２）が一致を検出したときオ
   ン状態に設定される再命令フェッチ要求フラグ（１３）
   とをそなえ、 上記アドレス比較回路（１２）により一致を検出された
   命令フェッチアドレスの命令は、以後のパイプライン中
   で無効にするとともに、次命令発行時に上記再命令フェ
   ッチ要求フラグ（１３）の状態を調べ、オンが設定され
   ているときには、上記一致を検出された命令フェッチア
   ドレスから再命令フェッチを行わせることを特徴とする
   パイプライン制御方式。
2. （２）特許請求の範囲第１項に記載されたパイプライン
   制御方式において、命令フェッチアドレスがブランチ命
   令のブランチ先アドレスである場合、当該ブランチ命令
   がブランチを行わないものとなったとき、フェッチされ
   たブランチ先命令と対応する再命令フェッチ要求フラグ
   （１３）を廃棄することを特徴とするパイプライン制御
   方式。