JPS63223936A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS63223936A JPS63223936A JP5654187A JP5654187A JPS63223936A JP S63223936 A JPS63223936 A JP S63223936A JP 5654187 A JP5654187 A JP 5654187A JP 5654187 A JP5654187 A JP 5654187A JP S63223936 A JPS63223936 A JP S63223936A
- Authority
- JP
- Japan
- Prior art keywords
- address
- logical address
- key information
- key
- control unit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims abstract description 7
- 230000010365 information processing Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報処理装置に係り、特に記憶保護中−情報
の一部をアドレス変換バッファ内に保持する方式を採る
情報処理装置に関する。
の一部をアドレス変換バッファ内に保持する方式を採る
情報処理装置に関する。
ハードウェア或いはソフトウェアの誤りによる主記憶装
置に対する不正なアクセスを防止するために中−制御Ｃ
憶保護機能を具備している情報処理装置の実現方式とし
て、特に多重プロセッサ構成を意識し、主記憶中−を持
つキー記憶制御ユニットを記憶制御装置（ＳＧ）に置き
、その一部をアクセス許可を高速に判定する手段として
命令制御装置（工Ｆ）内にあるアドレス変換バッファ内
に置く技術が、例えば、特開昭５２−６５０２７号公報
に示されている。
置に対する不正なアクセスを防止するために中−制御Ｃ
憶保護機能を具備している情報処理装置の実現方式とし
て、特に多重プロセッサ構成を意識し、主記憶中−を持
つキー記憶制御ユニットを記憶制御装置（ＳＧ）に置き
、その一部をアクセス許可を高速に判定する手段として
命令制御装置（工Ｆ）内にあるアドレス変換バッファ内
に置く技術が、例えば、特開昭５２−６５０２７号公報
に示されている。
上記従来技術によれば、アドレス変換バッファに存在す
るアドレスに対するアクセス許可は高速に処理されるが
、キー記憶の続出しに関しては、アドレス変換バッファ
内に存在している場合でもＳＣ内のキー記憶制御ユニッ
ト内のキー記憶を参照しており、このため実装的に離れ
て位置している工ＰとＳＣ間を信号が往復するため、処
理時間に問題があった。また、通常、ギー記憶の読出し
は実アドレスで行われるため、論理アドレス（或いは、
アドレス変換モードでの仮想アドレス）でのキー記憶の
読出しは、一度、論理アドレスを実アドレスに変換した
後、キー記憶読出しのリクエストを発行するため、処理
時間が多大なものとなった。
るアドレスに対するアクセス許可は高速に処理されるが
、キー記憶の続出しに関しては、アドレス変換バッファ
内に存在している場合でもＳＣ内のキー記憶制御ユニッ
ト内のキー記憶を参照しており、このため実装的に離れ
て位置している工ＰとＳＣ間を信号が往復するため、処
理時間に問題があった。また、通常、ギー記憶の読出し
は実アドレスで行われるため、論理アドレス（或いは、
アドレス変換モードでの仮想アドレス）でのキー記憶の
読出しは、一度、論理アドレスを実アドレスに変換した
後、キー記憶読出しのリクエストを発行するため、処理
時間が多大なものとなった。
本発明の目的は、上記問題点を解決し、論理アドレスで
のキー記憶の読出しを高速化する機構を持った情報処理
装置を提供する事にある。
のキー記憶の読出しを高速化する機構を持った情報処理
装置を提供する事にある。
上記目的は、記憶保護キー情報を記憶するキー記憶制御
ユニットと、その一部を持つ中央処理装置内のアドレス
変換バッファを有する情報処理装置において、中央処理
装置内の演算制御ユニット或いは命令制御ユニットから
出される論理アドレスによるキー記憶読出しリクエスト
に対し、アドレス変換バッファ内に前記、論理アドレス
に対応するキー情報がある場合は、アドレス変換ノぐツ
ファ内の中−情報を返す機構を持たせる事により達成さ
れる。
ユニットと、その一部を持つ中央処理装置内のアドレス
変換バッファを有する情報処理装置において、中央処理
装置内の演算制御ユニット或いは命令制御ユニットから
出される論理アドレスによるキー記憶読出しリクエスト
に対し、アドレス変換バッファ内に前記、論理アドレス
に対応するキー情報がある場合は、アドレス変換ノぐツ
ファ内の中−情報を返す機構を持たせる事により達成さ
れる。
従来、中央処理装置の、アドレス変換バッファ内のキー
情報の写しは、アクセス許可の高速化のために用いられ
るが、前記キー情報を中央処理装置内の演算制御ユニッ
トへ送る回路を設置する事により、論理アドレスに対す
るキー情報読出しリクエストに対して、ＳＣ内のキー記
憶を持っているキー記憶制御ユニットマでリクエストを
伝える必要がなく、また、論理アドレスと実アドレスの
変換が即座に実施できるため、キー情報を高速に読出す
事ができる。この際、アドレス′変換パンファ内にその
写しのないキー情報に関しては、当然キー記憶制御ユニ
ットよりキー情報を得る事になるが、この様な場合は、
アドレス変換バッファ内に写しのビットを追加する様な
事で対応できるが本発明の意図する所ではない。
情報の写しは、アクセス許可の高速化のために用いられ
るが、前記キー情報を中央処理装置内の演算制御ユニッ
トへ送る回路を設置する事により、論理アドレスに対す
るキー情報読出しリクエストに対して、ＳＣ内のキー記
憶を持っているキー記憶制御ユニットマでリクエストを
伝える必要がなく、また、論理アドレスと実アドレスの
変換が即座に実施できるため、キー情報を高速に読出す
事ができる。この際、アドレス′変換パンファ内にその
写しのないキー情報に関しては、当然キー記憶制御ユニ
ットよりキー情報を得る事になるが、この様な場合は、
アドレス変換バッファ内に写しのビットを追加する様な
事で対応できるが本発明の意図する所ではない。
以下１本発明の一実施例について図面により説明する。
第１図は本発明に係る情報処理装置において、その特徴
である命令処理装置内のアドレス変換バッファを含むユ
ニットの機能概略図である。第１図において、アドレス
変換バッファ１０（以下ＴＩＢと略す）の１エントリは
、有効性ビット等の制御部１１、論理アドレス部１２、
実アドレス部１３゜および、中−情報部１４に分かれて
いる。通常のノφツファ記憶読出しリクエストに対して
は信号線１０１を介して論理アドレスが論理アドレスレ
ジスタ２１に入力され、その１部（カラムアドレス部）
が信号線１０６を介してＴＬＢに入力され、ＴＬＢを検
索し、論理アドレス部の出力と、前記論理アドレスレジ
スタの上位ビットが信号線１０２を介して比較回路５１
に入力され、比較される。一致した場合その論理アドレ
スはＴＬＢ内に存在したとなり、比較回路５１が“１“
を出力し、実アドレス部１３の出力、及び、論理アドレ
スレジスタの下位ビットと共に、それぞれ信号線１０６
、１０５ 、１０４ を介して実アドレス生成回路へ
入力し、その実アドレスでバッファ記憶（図示せず）の
データを得て、信号線１０７．及びセレクタ６３を介し
て演算ユニットへ送られる。前記、比較回路５１で不一
致な場合−アドレス変換装置３１により別途実アドレス
を求めデータを得るがその過程は省略する。
である命令処理装置内のアドレス変換バッファを含むユ
ニットの機能概略図である。第１図において、アドレス
変換バッファ１０（以下ＴＩＢと略す）の１エントリは
、有効性ビット等の制御部１１、論理アドレス部１２、
実アドレス部１３゜および、中−情報部１４に分かれて
いる。通常のノφツファ記憶読出しリクエストに対して
は信号線１０１を介して論理アドレスが論理アドレスレ
ジスタ２１に入力され、その１部（カラムアドレス部）
が信号線１０６を介してＴＬＢに入力され、ＴＬＢを検
索し、論理アドレス部の出力と、前記論理アドレスレジ
スタの上位ビットが信号線１０２を介して比較回路５１
に入力され、比較される。一致した場合その論理アドレ
スはＴＬＢ内に存在したとなり、比較回路５１が“１“
を出力し、実アドレス部１３の出力、及び、論理アドレ
スレジスタの下位ビットと共に、それぞれ信号線１０６
、１０５ 、１０４ を介して実アドレス生成回路へ
入力し、その実アドレスでバッファ記憶（図示せず）の
データを得て、信号線１０７．及びセレクタ６３を介し
て演算ユニットへ送られる。前記、比較回路５１で不一
致な場合−アドレス変換装置３１により別途実アドレス
を求めデータを得るがその過程は省略する。
次に、本発明の特徴であるＴＬＢからのキー１報の読出
し手順について説明する。
し手順について説明する。
論理アドレスでのキー情報読出しリクエスト（以下この
リクエストをＩＶＳＫリクエストとする°）が、信号線
１１０を介して、演算制御１ニツトあるいは命令制御ユ
ニットから出される。そのアドレス情報は、先に述べた
バッファ記憶の読出し手順と同様に処理され、ＴＬＢの
キー情報部よりキー情報が読出される。従来の技術では
、このＴＬＢ内キ内情−情報号線１２０を介して、アク
セスキー２２と比較回路５２によって比較され、アクセ
スモード２５と共に、アクセス例外検出回路へ入力され
アクセス例外の検出に用いていた。本発明では、とのＴ
ＬＢｄＰ−情報をセレクタ６２及び６６を介して演算制
御ユニットへ送る。ＴＬＢ内に、求める論理アドレスが
存在した場合、比較回路５１が“１“を出力し、セレク
タ６２は、ＴＬＢキー情報を選択、し、また工ＶＳＸリ
クエストである事から信号線１１０け“１″となってお
り、セレクタ６５は、ＴＬＢキー情報を選択し、演算制
御ユニットへ送られる。この際、比較回ｇ５１の出力信
号“１″は実行制御ユニットへも伝えられ、処理が続行
される。
リクエストをＩＶＳＫリクエストとする°）が、信号線
１１０を介して、演算制御１ニツトあるいは命令制御ユ
ニットから出される。そのアドレス情報は、先に述べた
バッファ記憶の読出し手順と同様に処理され、ＴＬＢの
キー情報部よりキー情報が読出される。従来の技術では
、このＴＬＢ内キ内情−情報号線１２０を介して、アク
セスキー２２と比較回路５２によって比較され、アクセ
スモード２５と共に、アクセス例外検出回路へ入力され
アクセス例外の検出に用いていた。本発明では、とのＴ
ＬＢｄＰ−情報をセレクタ６２及び６６を介して演算制
御ユニットへ送る。ＴＬＢ内に、求める論理アドレスが
存在した場合、比較回路５１が“１“を出力し、セレク
タ６２は、ＴＬＢキー情報を選択、し、また工ＶＳＸリ
クエストである事から信号線１１０け“１″となってお
り、セレクタ６５は、ＴＬＢキー情報を選択し、演算制
御ユニットへ送られる。この際、比較回ｇ５１の出力信
号“１″は実行制御ユニットへも伝えられ、処理が続行
される。
比較回路５１が“０″を出力した場合、即ち、求める論
理アドレスがＴＬＢ内に存在しない場合は、ＮＯＴＯＲ
ゲート７１しｉ’ＡＮＤゲート７２ニ″１′が入力され
、また、信号線１１０は“１″′となりでおり、ＡＮＤ
ゲート７２が“１′″を出力し、ＯＲゲ。
理アドレスがＴＬＢ内に存在しない場合は、ＮＯＴＯＲ
ゲート７１しｉ’ＡＮＤゲート７２ニ″１′が入力され
、また、信号線１１０は“１″′となりでおり、ＡＮＤ
ゲート７２が“１′″を出力し、ＯＲゲ。
−ドア１を介して、キー記憶制御ユニットへ午−情報の
リクエスト１３０が出され、その際のアドレスは、セレ
クタ６１よりアドレス変換回路３１を通しだ実アドレス
Ｋｍ換され、信号線１３１によってキー記憶制御ユニッ
トへ伝えられる。キー記憶制御ユニットから受取ったデ
ータＦｉ、信号線１５２よりセレクタ６２に入力され、
比較回路５１が“０′″を出力している事より、セレク
タ６２け、午−記憶制御ユニットからのデータを選択し
、この際、ＯＲゲート７４け、キー記憶制御ユニットか
らのアドバンス信号１３３が返ってくるまで“０″″を
出力するたぬ実行制御ユニットは、該ＯＲゲート７４が
“１″となるまで処理を中断させる。
リクエスト１３０が出され、その際のアドレスは、セレ
クタ６１よりアドレス変換回路３１を通しだ実アドレス
Ｋｍ換され、信号線１３１によってキー記憶制御ユニッ
トへ伝えられる。キー記憶制御ユニットから受取ったデ
ータＦｉ、信号線１５２よりセレクタ６２に入力され、
比較回路５１が“０′″を出力している事より、セレク
タ６２け、午−記憶制御ユニットからのデータを選択し
、この際、ＯＲゲート７４け、キー記憶制御ユニットか
らのアドバンス信号１３３が返ってくるまで“０″″を
出力するたぬ実行制御ユニットは、該ＯＲゲート７４が
“１″となるまで処理を中断させる。
従来からある実アドレスによるリクエスト（よりＫリク
エストと称す）は信号線１１１により、ＯＲゲート７１
を介して、また、その際のアドレスばセレクタ６１より
、アドレス変換しないで、キー記憶制御ユニットへ伝え
られる。
エストと称す）は信号線１１１により、ＯＲゲート７１
を介して、また、その際のアドレスばセレクタ６１より
、アドレス変換しないで、キー記憶制御ユニットへ伝え
られる。
以上の様に本実施例によれば、従来のリソースを十分活
用し、小規模のデータバス及びゲートを設置するだけで
、論理アドレスによるキー情報の読出しが高速化できる
。
用し、小規模のデータバス及びゲートを設置するだけで
、論理アドレスによるキー情報の読出しが高速化できる
。
以上の説明から明らかな様に、本発明によれば既存のリ
ソースを活用して、論理アドレス、によるキー情報の読
出しを十分に高速化できるので、論理アドレスにより午
−情報を求め、それを汎用レジスタへ書込んだり、主記
憶装置ヘスドアする様な命令の高速化が可能になるとい
う効果がある。
ソースを活用して、論理アドレス、によるキー情報の読
出しを十分に高速化できるので、論理アドレスにより午
−情報を求め、それを汎用レジスタへ書込んだり、主記
憶装置ヘスドアする様な命令の高速化が可能になるとい
う効果がある。
第１図は、本発明の一実施例の命令処理装置内のアドレ
ス変換バッファを含むユニットの構成図である。っ １０・・・アドレス変換バッファ（ＴＬＢ）、１１〜１
４・・・ＴＬＢ内の各フィールド情報、２１〜２３山レ
ジスタ、 ３１ 、５２・・・組合せ論理、 ５１ 、５２・・・比較回路、 ６１〜６３・・・セレクタ、 ７１〜７４山論理ゲート、 １０１〜１３３山信号線。
ス変換バッファを含むユニットの構成図である。っ １０・・・アドレス変換バッファ（ＴＬＢ）、１１〜１
４・・・ＴＬＢ内の各フィールド情報、２１〜２３山レ
ジスタ、 ３１ 、５２・・・組合せ論理、 ５１ 、５２・・・比較回路、 ６１〜６３・・・セレクタ、 ７１〜７４山論理ゲート、 １０１〜１３３山信号線。
Claims (1)
- １、ある一定の主記憶の単位に対して付される記憶保護
キー情報を記憶するキー記憶制御ユニットを有し、前記
キー情報の一部を、論理アドレスを実アドレスに高速に
変換するアドレス変換バッファ内に保持する方式を採る
情報処理装置において、論理アドレスにより指定された
キー情報読出し要求に対して、アドレス変換バッファ内
にそのキー情報が存在すれば、そのアドレス変換バッフ
ァ内のキー情報を与える事を特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5654187A JPS63223936A (ja) | 1987-03-13 | 1987-03-13 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5654187A JPS63223936A (ja) | 1987-03-13 | 1987-03-13 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63223936A true JPS63223936A (ja) | 1988-09-19 |
Family
ID=13029946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5654187A Pending JPS63223936A (ja) | 1987-03-13 | 1987-03-13 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63223936A (ja) |
-
1987
- 1987-03-13 JP JP5654187A patent/JPS63223936A/ja active Pending
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