JPH0210448A - キャッシュメモリシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｅ産業上の利用分野Ｊ 末完］」は、論理アドレスを物理アドレスに変換するア
ドレス変換回路を有する論理キャッシュメモリシステム
に関する。

［従来の技術］ この種のキャッシュメモリシステムにおいて、マイクロ
プロセッサから記憶部のデータを高速にアクセスできる
ようにするために、マイクロプロセッサから出力される
論理アドレスて検索するキャッシュメモリを有する「情
報処理装置」を開示している。

すなわち、この情報処理装置において、マイクロプロセ
ッサから記憶部に対して読出し要求か送出されると、ア
ドレス変換部で上記論理アドレスから物理アドレスへの
変換動作を実行し、同時に論理キャッシュは上記論理ア
ドレスをもとにして情報検索動作を実行する。この論理
キャッシュの検索の結果、キャッシュかヒツト（求める
データかキャッシュ内にある）していれば、データは論
理キャッシュからマイクロプロセッサに送られ、物理ア
ドレスによる記憶部のアクセスは抑止される。逆に、キ
ャッシュかミスヒツトてあれば、物理アドレスによる記
憶部へのアクセスか行われる。記憶部から読出されたデ
ータはマイクロプロセ・ンサに送られるとともに論理キ
ャッシュへも格納される。

また、このような情報処理装置において、指定した主記
憶装置の領域の内容か、許可されていないプログラムあ
るいは入出力チャネルによって読出されたり古換えられ
たりしないようにする記憶保護のための手段は、従来、
アドレス変換回路の中に設けられる。アドレス変換回路
は、この記憶保護手段として内部にページ単位のプロテ
クシミン情報を有し、ＣＰＵか論理アドレスとともに出
力するアクセス情報と比較して、プロテクト検査を行う
。この結果に応じて、主記憶装置の読出しまたは書込み
か許容され、あるいは禁止される。

［発明か解決しようとする課題］ ところて、近年のマイクロプロセッサシステムの動作周
波数の高速化、ＳＲＡＭ等周辺キヤ・ンシュメモリ素子
のアクセス時間の大幅な短縮か実現されるようになって
くると、論理キャッシュヒラ１−判定に要する時間か、
論理アドレスから物理アドレスへのアドレス変換に要す
る時間より短いケースか生しており、このような場合、
プロテクト検査をアドレス変換回路内で行う従来の技術
ては、論理キャッシュがヒツトした場合でも、アドレス
変換回路のアドレス変換か終了し、プロテクト検査の結
果が判明するまで、キャッシュデータ（７）ＣＰＵへの
転送を待たせておかなければならないという問題があっ
た。

本発明の目的は、プロテクションの判定をより早く終了
させ、キャラシュヒツト時のＣＰＵへのデータ転送を高
速化てきるキャッシュメモリシステムを提供することに
ある。

［課題を解決するための手段１ 上記目的を達成するために、本発明によるキャッシュメ
モリシステムは、論理アドレスから物理アドレスへ変換
するアドレス変換回路と、前記論理アドレスに対応する
主記憶装置のデータを格納するキャッシュメモリとを備
えるキャッシュメモリシステムにおいて、前記アドレス
変換回路が保持するページ単位のプロテクション情報の
コピーを前記キャッシュメモリのヒツト判定回路に保持
させ、キャツシュヒツト判定と同時にプロテクションの
検査を行うようにしたものである。

本発明は、前記ヒツト判定回路を１チップて構成したキ
ャッシュメモリシステム用集積回路をも提供する。

［作用Ｉ 本発明のキャッシュメモリシステムでは、アドレス変換
回路の保持するページ単位のプロテクション情報のコピ
ーを、論理キャッシュのヒツト判定回路内に有し、ヒツ
ト判定回路内て、ヒツト判定と同時にプロテクションの
検査を行うことにより、ヒツト時にはアドレス変換の１
了を待つことなく、即座にキャッシュメモリのデータを
ＣＰＵに転送することか可能になる。

なお、論理キャッシュのミスヒツト時に、主記憶装置か
らのデータなＣＰＵに転送するとともにキャッシュメモ
リに格納するか、この際に並行してアドレス変換回路か
保持するページ単位のプロテクション情報のコピーをキ
ャッシュメモリに格納することかてきるのて、この上記
プロテクション情報のコピーの転送に伴って新たな問題
か生しることはない。

［実施例１ 以下、本発明の一実施例について図面を参照しなから詳
細に説明する。

第１図は、本発明によるキャッシュメモリシステムのブ
ロック図である。このシステムは、システム全体を制御
するＣＰＵ　ｌ、このＣＰＵＩか出力する論理アドレス
１２を物理アドレス１４に変６換するアドレス変換回路
２、前記物理アドレス１４によりアクセスされる主記憶
装置５、この主記憶装置５のデータの一部であるキャッ
シュデータを格納するキヤ・シシュメモリ４、前記論理
アドレス１２に対応するデータかキャッシュメモリ４内
に存在するか否かを判定する論理キャツシュヒツト判定
回路３からなる。

例えば、主記憶装置５の容量は６４ＭＢ、ＣＰＵ１か出
力する論理空間は４０Ｂてあり、１ページは４ＫＢであ
る。この場合、３２ビツト論理アドレス１２の下位１２
ビ・ントは物理アドレスと共通てあり、論理アドレスの
上位２０ビツトがアドレス変換の対象となり、物理アド
レスの上位１５ビツトに変換される。

アドレス変換回路内のプロテクション情報は、前記ペー
ジ単位に、命令実行禁止、データ読出し禁止、書込みレ
ベル検査等を設定したものである。

次に、第１図システムの動作について、末完明か効果を
奏するデータリード処理を例に、第３図のフローチャー
トを参照しながら説明する。

まず、ＣＰＵ　１が主社憶装置５を読出しアクセスしよ
うとして論理アドレス１２およびアクセス情報１１を出
力する（Ｓｌ）。この論理アドレス１２は、アドレス変
換回路２、論理キャッシュ判定回路３およびキャッシュ
メモリ４に与えられ、アクセス情報１１は、アドレス変
換回路６および論理キャツシュヒツト判定回路３に与え
られる。

アドレス変換回路２ては、この論理アドレス１２を物理
アドレス１４へ変換する処理およびフロテクト検査を開
始する。論理キャツシュヒツト判定回路３は論理アドレ
ス１２についてヒツト判定処理およびプロテクト検査を
開始する。

ヒツト判定の結果かミスヒツトである場合、その結果か
ヒツト経路３９によりＣＰＵ　１へ報告され、一方、ア
ドレス変換回路２は、プロテクション情報６とＣＰＵ　
１から出力されるアクセス情報１１とを比較してプロテ
クト違反発生時には、例外処理の発生を経路１７により
ＣＰＵ　１へ報告しくＳ３）、非発生時には物理アドレ
ス１４を出力して（Ｓ５）主記憶装置５をアクセスする
。これに応答して主記憶出力データ１５かＣＰＵ　ｌお
よびキャッシュメモリ４の双方に転送される（Ｓ６）。

この転送と並行して、論理キャツシュヒツト判定回路３
に論理アドレス１２をセットしくＳ７）、さらにコピー
経路１３を通してページ中位プロテクション情報６のコ
ピーであるページ単位プロテクション情報コピー７をセ
ットする（Ｓ８）。このようにして、キャッシュミスヒ
ツトの発生毎にキャッシュデータおよび対応するページ
単位プロテクション情報コピー７が追加、更新される。

なお、ＣＰＵＩか出力した論理アドレス１２に対応した
物理アドレス１４を生成できない、すなわちそのアドレ
スを含むページが主記憶装置５内にない場合には、周知
のようにハードディスク装置等の二次記憶装置（図示せ
ず）から対応ページを主記憶装置内に転送する。

ヒツト判定の結果かヒツトである場合、論理キャツシュ
ヒツト判定回路３かそのヒツト判定と並行して、ページ
単位プロテクション情報コピー７とＣＰＵ　１からのア
ドレス情報１１とを比較することによりプロテクト検査
を行っており、プロテクト違反発生時には例外処理発生
を経路１８によりＣＰＵ　１に報告しくＳ３）、非発生
時にはキャッシュメモリ４からキャッシュメモリ出力デ
ータ１６かＣＰＵ　ｌに転送される（Ｓ４）。よってキ
ャツシュヒツト時には、論理キャツシュヒツト判定回路
３がヒツトと判定した直後に、ＣＰＵ　１にキャッシュ
メモリ出力データ１６を転送することか可能になり、キ
ャツシュヒツト時のデータ転送速度を最大とすることか
てきる。

次に、第２図に第１図システムの主要部の詳細ブロック
図を示す。

この例ては、キャッシュメモリ４は命令およびデータの
両方に対するものてあり、タイレフト・マウプ方式を採
用し、６４ＫＢの容量をもち、バースト転送をサポート
している。論理キャツシュヒツト判定回路３は、アドレ
スアレイ部３２、プロテクトチエツク部３４、比較部３
６およびＡＮＤゲート３８からなる。アドレスアレイ部
３２は、論理アドレス１２のタグ部ＴＡＧと比較される
タグ部ＴＡＧと、プロテクション情報コピー７と、有効
無効を示すＶビットとを格納する。

ＣＰＵ　ｌからの論理アドレス１２のインデウクス部Ｉ
　ＮＤＥＸにより指定されるアトレスアレイのタグ部Ｔ
ＡＧと、論理アドレス１２のタグ部ＴＡＧとは、比較部
３６により比較され、一致していれば、一致信号３７か
ＡＮＤゲート３８へ出力される。一方、ＣＰＵ　１から
のアクセス情報１１と、アドレスアレイ３２の当該指定
されたプロテクション情報ＰＲＯＴとはプロテクト部３
４により判定され１判定信号３５がＡＮＤゲート３８へ
出力される。ＡＮＤゲート３８の他の入力端にはアドレ
スアレイ３２のＶビット出力が入力される。ＡＮＤゲー
ト３８のこれらすべての入力か有効となったとき、ヒツ
ト信号３９か発生し、キャッシュメモリ４の対応するア
ドレスのデータかバッファ４２を介してｃｐｕｉへ出力
される。

本実施例によれば、キャツシュヒツト時に論理キャツシ
ュヒツト判定回路内てプロテクト検査を行うのて、第４
図に示すように、高速のヒツト判定処理に伴って、プロ
テクト検査も高速に行える。なお、同図において、例外
処理の発生とキャッシュメモリ出力データの発生を同時
に示しているが、これは論理アドレス１２に対する両者
のタイミンクを示すものてあり、必ずしも両者か同時に
発生することを意味するものではない。

［発明の効果１ 以上、説明したように、本発明によれば、ページ単位の
プロテクション機能をサポートした論理キヤ・ンシュメ
モリシステムにおいて、ベージ中位プロテクション情報
のコピーを論理キャツシュヒツト判定回路内にもつこと
により、キャツシュヒツト時のプロテクト検査を迅速に
行い、その結果ＣＰＵへのデータを転送を高速化てきる
。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
の要部ブロック図、第３図は第１図システムの動作のフ
ローチャート、第４図は従来システムおよび第１図シス
テムの動作のタイミンク図である。 ｌ・・・ＣＰＵ ２・・・アドレス変換回路 ３・・・論理キャツシュヒツト判定回路４・・・キャッ
シュメモリ ５・・・主記憶装置 ６・・・ページ単位プロテクション情報７・・・ベージ
単位プロテクション情報コピー第２図

Claims (1)

1. 【特許請求の範囲】 １、論理アドレスから物理アドレスへ変換するアドレス
   変換回路と、前記論理アドレスに対応する主記憶装置の
   データを格納するキャッシュメモリとを備えるキャッシ
   ュメモリシステムにおいて、 前記アドレス変換回路が保持するページ単位のプロテク
   ション情報のコピーを前記キャッシュメモリのヒット判
   定回路に保持させ、キャッシュヒット判定と同時にプロ
   テクションの検査を行うことを特徴とするキャッシュメ
   モリシステム。 ２、請求項１記載のヒット判定回路を１チップで構成し
   たことを特徴とするキャッシュメモリシステム用集積回
   路。