JPH0981458A - データ処理システムにおけるキャッシュのアクセス方法 - Google Patents

Abstract

(57)【要約】 【課題】 データ処理システムのキャッシュをアクセス
する際のキャッシュミスのペナルティ時間を低減する。 【解決手段】 データ処理システム２０における命令キ
ャッシュ３０をアクセスする方法において、キャッシュ
ミスの直後にキャッシュヒットが生じた場合に書き込み
および読み出し動作の順序を変え、ミスペナルティ時間
を除去する。キャッシュミスが発生した時、外部メモリ
からミスの情報を読み出すためにデータ処理システムを
停止する代りに、次のアドレスがアクセスされる。次の
アドレスにヒットがあれば、該ヒット情報が命令キャッ
シュ３０から読み出されかつ出力バッファ／レジスタ１
０９に格納される。ミスの情報は、ヒット情報が出力バ
ッファ／レジスタ１０９から読み出されたのちに入力バ
ッファ／レジスタ１０８を介して外部メモリから読み出
されかつ命令キャッシュ３０に書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は一般的にはデータ
処理システムに関し、かつより特定的には、データ処理
システムにおいてキャッシュにアクセスする場合におけ
るキャッシュミスのペナルティ時間を低減する方法に関
する。

【０００２】

【従来の技術】キャッシュはデータ処理システムの速度
を増大するために一般に使用される比較的小型の、高速
度のメモリである。キャッシュのアクセス時間は中央処
理ユニット（ＣＰＵ）の論理伝搬遅延とほぼ同じであ
る。キャッシュはしばしば使用される命令またはデータ
を格納して前記ＣＰＵおよび比較的低速のメインメモリ
との間のアクセスの数を低減する。

【０００３】キャッシュは典型的には命令またはデータ
を記憶するためのキャッシュアレイ、該キャッシュアレ
イに記憶された情報に対応するアドレスを記憶するため
のキャッシュタグＲＡＭ（ランダムアクセスメモリ）、
比較器、有効ビットアレイ、およびキャッシュコントロ
ーラを含む。前記キャッシュアレイは高速度のスタティ
ックランダムアクセスメモリ（ＳＲＡＭ）セルのアレイ
を含む。データまたは命令がキャッシュに書き込まれる
時、より上位のビットのアドレスが対応するデータまた
は命令がキャッシュアレイに書き込まれる時に前記キャ
ッシュタグＲＡＭに記憶される。さらに、記憶されたデ
ータまたは命令の有効なヒット（ｈｉｔ）の資格を与え
るために前記有効ビットアレイに有効ビットがセットさ
れる。たとえば、論理“１”の有効ビットは前記タグア
ドレスが有効であることを示し、かつ論理“０”の有効
ビットは前記タグアドレスが有効でないことを示す。

【０００４】

【発明が解決しようとする課題】前記キャッシュが読出
し／比較モードで動作している場合は、前記比較器はプ
ロセッサが発生したアドレスの上位ビットをキャッシュ
タグ（ＲＡＭ）に格納されたタグアドレスと比較する。
もしタグアドレスおよびプロセッサが発生したアドレス
が同じであれば、かつ前記有効ビットがセットされてい
れば、キャッシュ「ヒット」が生じ、かつ所定の論理状
態のヒット／ミス信号が要求されたデータが前記キャッ
シュアレイ内に突きとめられたことを示す。もし前記プ
ロセッサが発生したアドレスおよびタグアドレスが同じ
でなければ、および／または有効ビットが有効アドレス
を示すためにセットされていなければ、キャッシュ「ミ
ス」が生じ、かつ反対の論理状態のヒット／ミス信号が
キャッシュによって提供され、要求されたデータがキャ
ッシュアレイ内に存在しないことを示す。キャッシュミ
スが発生したとき、プロセッサは停止され（ｈａｌｔｅ
ｄ）、一方要求された情報は外部メモリロケーションか
らフェッチされかつキャッシュに書き込まれる。外部メ
モリから情報をフェッチするのに必要な時間はミスペナ
ルティ時間であり、かつ要求されたデータまたは命令が
フェッチされる間に少なくとも１クロックサイクル、そ
してたぶん数クロックサイクルの間処理を遅らせること
になる。

【０００５】したがって、本発明の目的は、データ処理
システムにおいてキャッシュをアクセスする場合のキャ
ッシュミスのペナルティ時間を低減し、データ処理シス
テムの速度を増大することにある。

【０００６】

【課題を解決するための手段】一般に、本発明はデータ
処理システムにおいて命令キャッシュをアクセスする方
法を提供する。該方法はキャッシュミスの直後にキャッ
シュヒットが発生した場合に動作の順序を変えることに
よりミスペナルティ時間から１クロックサイクルを除去
する。特定のプロセッサが発生したアドレスＮについて
キャッシュミスが発生したとき、データ処理システムを
停止させ、ミスの情報を外部メモリから取り出し、かつ
そのミスの情報をキャッシュアレイに書き戻すかわり
に、命令キャッシュコントローラは次のプロセッサが発
生するアドレスＮ＋１をチェックする。Ｎは外部メモリ
におけるひとつのロケーションを表わすことに注意を要
する。もしプロセッサが発生したアドレスＮ＋１にヒッ
トがあれば、アドレスＮからのミスとなった情報が外部
メモリから取り出されている間に、アドレスＮ＋１に対
応するヒット情報がキャッシュから読み出されかつ一時
的に出力バッファ／レジスタに格納される。外部メモリ
からフェッチされたミスとなったデータまたは命令は次
に前記アドレスＮ＋１に対応するヒット情報が出力バッ
ファ／レジスタから読み出された後に入力バッファ／レ
ジスタを介してキャッシュアレイに書き込まれる。

【０００７】

【発明の実施の形態】信号、ステータスビット、または
同様の装置をその論理的に真のまたは論理的に偽の状態
にすることに言及する場合、それぞれ、用語「肯定する
（ａｓｓｅｒｔ）」および「否定する（ｎｅｇａｔ
ｅ）」が使用される。もし論理的に真の状態がデジタル
論理レベル“１”であれば、論理的に偽の状態はデジタ
ル論理レベル“０”である。また、もし論理的に真の状
態がデジタル論理レベル“０”であれば、論理的に偽の
状態はデジタル論理レベル“１”である。用語「バス」
は、データ、アドレス、制御、またはステータスのよう
な、一つまたはそれ以上の種々のタイプの情報を転送す
るために使用できる複数の信号に言及するために使用さ
れる。

【０００８】図１〜図３を参照して本発明をさらに詳細
に説明することができる。図１および図２に示される各
ブロックは回路を表わしている。図３に示される各ブロ
ックはフローチャートにおける一つまたはそれ以上のス
テップを表わしている。図１はブロック図形式で、本発
明に関わるデータ処理システム２０を示す。図１に示さ
れる実施形態においては、データ処理システム２０はデ
ジタル信号プロセッサ（ＤＳＰ）でありかつ単一の集積
回路上に配置されている。他の実施形態では、データ処
理システム２０は、たとえば、マイクロコンピュータま
たはマイクロプロセッサとすることができる。

【０００９】デジタル信号処理は規則的なインターバル
でサンプルされかつデジタル化された実時間信号の演算
処理である。デジタル信号プロセッサはろ波、ミキシン
グ、および信号の比較のようなデジタル信号処理機能を
達成する。いくつかのデータ処理システムにおいては、
ＤＳＰはデジタル信号処理の雑用（ｃｈｏｒｅｓ）を取
り扱うためにホストプロセッサとともに含められる。ホ
ストプロセッサは、たとえば、マイクロコンピュータま
たはマイクロプロセッサを含むことができる。

【００１０】データ処理システム２０はタイマ２２、ホ
ストインタフェース２４、強化シリアル同期インタフェ
ース（ＥＳＳＩ）２６、シリアル非同期インタフェース
（ＳＣＩ）２８、プログラムＲＡＭ（ｒａｎｄｏｍ ａ
ｃｃｅｓｓ ｍｅｍｏｒｙ）および命令キャッシュ３
０、Ｘメモリ３２、Ｙメモリ３４、アドレス発生ユニッ
ト／ダイレクトメモリアクセス（ＤＭＡ）コントローラ
３６、外部アドレスバススイッチ３８、内部データバス
スイッチ４０、ＤＲＡＭ（ダイナミック ランダム ア
クセス メモリ）およびＳＲＡＭ（スタティック ラン
ダム アクセスメモリ）バスインタフェースおよび命令
キャッシュ制御４２、外部データバススイッチ４４、プ
ログラム制御ユニット（ＰＣＵ）４６，およびデータ演
算ユニット（ＡＬＵ）５４を含む。プログラム制御ユニ
ット４６はプログラム割込みコントローラ４８、プログ
ラムデコードコントローラ５０、およびプログラムアド
レス発生器５２を含む。

【００１１】“ＹＡＢ”と名付けられたアドレスバス５
６、“ＸＡＢ”と名付けられたアドレスバス５７、“Ｐ
ＡＢ”と名付けられたプログラムアドレスバス５８、お
よび“ＤＡＢ”と名付けられたアドレスバス５９がアド
レス発生ユニット／ＤＭＡコントローラ３６および外部
アドレスバススイッチ３８の間に結合されている。“Ｄ
ＤＢ”と名付けられたデータバス６０がホストインタフ
ェース２４および外部データバススイッチ４４の間に結
合されている。“ＹＤＢ”と名付けられたデータバス６
１、“ＸＤＢ”と名付けられたデータバス６２、“ＰＤ
Ｂ”と名付けられたプログラムデータバス６３、および
“ＧＤＢ”と名付けられたプログラムデータバス６４が
内部データバススイッチ４０と外部データバススイッチ
４４との間に結合されている。

【００１２】タイマ２２は内部または外部タイミングを
使用することができる３つのタイマを含み、かつデータ
処理システム２０に割込みまたは外部装置に信号を送る
ことができる。更に、タイマ２２は特定の数の事象が生
じたのちにＤＭＡ転送を通知するために使用できる。前
記３つのタイマの各々は単一の双方向ピンまたは端子に
接続されている。さらに、前記タイマ２２のうちの各々
のタイマはバス５７、バス５９、プログラム割込みコン
トローラ４８、およびバス６０に結合されている。

【００１３】ホストインタフェース２４はデータ処理シ
ステム２０とマイクロコンピュータ、マイクロプロセッ
サ、またはＤＭＡコントローラのような他の装置との間
の通信のための双方向インタフェースを提供する。ま
た、ホストインタフェース２４はバス６０を介して外部
データバススイッチ４４に双方向的に結合され、バス５
７および５９を介して双方向的にグローバルデータバス
６４に、プログラム割込みコントローラ４８に、アドレ
ス発生ユニット／ＤＭＡコントローラ３６に、かつ外部
アドレスバススイッチ３８に結合されている。さらに、
ホストインタフェース２４は双方向データ転送、アドレ
スレジスタ選択、およびホストプロセッサからの制御通
信のために５０の外部ピンまたは端子に双方向的に結合
されている。

【００１４】強化シリアル同期インタフェース（ＥＳＳ
Ｉ）２６は１２の双方向外部ピンに結合されて、たとえ
ば、一つまたはそれ以上の業界標準コーデック（ｉｎｄ
ｕｓｔｒｙ ｓｔａｎｄａｒｄ ｃｏｄｅｃｓ）、ＤＳ
Ｐ（デジタル信号プロセッサ）、またはマイクロプロセ
ッサを含む外部シリアル装置とのシリアル通信を提供す
る。ＥＳＳＩ２６はまたバス５７、バス５９およびバス
６０に結合された端子を有する。

【００１５】シリアル通信インタフェース（ＳＣＩ）２
８は外部装置とのシリアル通信を提供するために３つの
双方向外部ピンに結合されている。ＳＣＩ２８はまたバ
ス５７、バス５９およびバス６０に結合された端子を有
する。

【００１６】図１に示されるデータ処理システム２０の
実施形態では３つのメモリ空間、すなわち、プログラム
ＲＡＭおよび命令キャッシュ３０、Ｘメモリ３２、Ｙメ
モリ３４、を有する。他の実施形態では、より多くのま
たはより少ないメモリ空間を有するものとすることがで
きる。プログラムＲＡＭおよび命令キャッシュ３０はア
ドレスバス５８にかつデータバス６３に結合されてい
る。Ｘメモリ３２はアドレスバス５７、アドレスバス５
９、データバス６０、およびデータバス６２に結合され
ている。Ｙメモリ３４はアドレスバス５６、アドレスバ
ス５９、データバス６０、およびデータバス６１に結合
されている。

【００１７】アドレス発生ユニット／ＤＭＡコントロー
ラ３６はアドレスバス５６，５７，５８および５９に結
合されている。アドレス発生ユニット／ＤＭＡコントロ
ーラ３６はメモリアドレスをタイマ２２、ホストインタ
フェース２４、ＥＳＳＩ２６，ＳＣＩ２８、プログラム
ＲＡＭおよび命令キャッシュ３０、Ｘメモリ３２、Ｙメ
モリ３４、外部アドレスバススイッチ３８、およびＤＲ
ＡＭおよびＳＲＡＭバスインタフェースおよび命令キャ
ッシュ制御部４２に提供する。好ましい実施形態では、
ＤＭＡコントローラは６つのチャネルを有する。

【００１８】ＤＲＡＭおよびＳＲＡＭバスインタフェー
スおよび命令キャッシュ４２はプログラムアドレスバス
５８にかつ１４の双方向外部ピンに結合されている。Ｄ
ＲＡＭおよびＳＲＡＭバスインタフェースおよび命令キ
ャッシュ４２の命令キャッシュは外部メインメモリ（図
示せず）とプログラム制御ユニット４６との間のバッフ
ァメモリとして機能する。命令キャッシュは頻繁に使用
されるプログラム命令を格納し、かつそれぞれの命令に
対して外部メモリロケーションをアクセスするのに必要
な時間を除去することによりデータ処理システム（２
０）のための強化された性能を提供する。ＤＲＡＭおよ
びＳＲＡＭバスインタフェースおよび命令キャッシュ制
御部４２は図２により詳細に示されている。

【００１９】内部データバススイッチ４０はデータバス
６０、データバス６１、データバス６２、プログラムデ
ータバス６３、およびグローバルデータバス６４に結合
されている。外部データバススイッチ４４はデータバス
６０、データバス６１、データバス６２、プログラムデ
ータバス６３、およびグローバルデータバス６４を介し
て内部データバススイッチ４０に結合されている。さら
に、外部データバススイッチ４４はデータバス６０を介
してタイマ２２、ホストインタフェース２４、ＥＳＳＩ
２６、およびＳＣＩ２８に接続されている。内部データ
バススイッチ４０はバスの間の転送のために使用され
る。任意の２つのバスを内部データバススイッチ４０を
介して一緒に接続することができる。外部アドレスバス
スイッチ３８および外部データバススイッチ４４は外部
バス（図示せず）を、それぞれ、任意の内部アドレスバ
スおよび任意の内部データバスに接続する。

【００２０】プログラム制御ユニット４６においては、
プログラム割込みコントローラ４８は割込み要求の間で
調停を行ない、かつタイマ２２、ホストインタフェース
２４、ＥＳＳＩ２６、およびＳＣＩ２８に結合されてい
る。また、プログラム割込みコントローラ４８は双方向
的にグローバルデータバス６４およびプログラムデコー
ドコントローラ５０に結合されている。プログラムデコ
ードコントローラ５０は各々の２４ビットの命令をデコ
ードしかつ双方向的にプログラム割込みコントローラ４
８にかつプログラムアドレス発生器５２に結合されてい
る。プログラムアドレス発生器５２はプログラムアドレ
ス発生、システムスタック、およびループ制御のために
必要なすべてのハードウェアを含む。さらに、プログラ
ムアドレス発生器５２はプログラムアドレスバス５８に
かつプログラムデータバス６３に結合されている。

【００２１】データ演算論理ユニット（ＡＬＵ）５４は
プログラムデータバス６３、データバス６１、およびデ
ータバス６２に結合されている。データＡＬＵ５４はデ
ータオペランドに関してすべての演算および論理操作を
行なう。データＡＬＵ５４はバス６１および６２によっ
て読出しまたは書き込むことができるレジスタを含む。
データＡＬＵ５４はまたバス６３にかつ６０に結合され
ている。

【００２２】クロック発生回路（図示せず）は図１に示
されるすべてのブロックにクロック信号を提供する。ま
た、データ処理システム２０におけるテスト回路があり
これは図１には示されていない。

【００２３】図２は、部分的ブロック図形式および部分
的論理図形式で、図１のデータ処理システムのＤＲＡＭ
およびＳＲＡＭバスインタフェースおよび命令キャッシ
ュ制御部４２のうちの命令キャッシュコントローラ部分
７０を示す。データ処理システム２０の命令キャッシュ
は命令キャッシュコントローラ部分７０およびプログラ
ムＲＡＭおよび命令キャッシュ３０を含む。好ましい実
施形態では、前記命令キャッシュはセクタ化された置換
え（ｐｌａｃｅｍｅｎｔ）動作を備えた８ウェイ・フル
アソシエイティブキャッシュである。しかしながら、他
の実施形態では、前記命令キャッシュは任意の数のウェ
イをもつことができ、あるいはダイレクトマッピングと
することもできる。

【００２４】命令キャッシュコントローラ部分７０はタ
グ（ＴＡＧ）レジスタ／比較器７１、論理ゲート８４、
入力バッファ／レジスタ１０８、出力バッファ／レジス
タ１０９およびキャッシュ制御論理１０６を含む。タグ
レジスタ／比較器７１はタグレジスタ７２，７４および
７６、および比較器７８，８０および８２を含む。論理
ゲート８４はＡＮＤ論理ゲート８６，８８および９０、
そしてＯＲ論理ゲート９２を含む。図２にはまたプログ
ラムＲＡＭおよび命令キャッシュ３０が示されている。
プログラムＲＡＭおよび命令キャッシュ３０はメモリセ
クタ９４，９６および９８を含む複数のメモリセクタに
分割されている。各メモリセクタはデコードおよびセン
ス論理とＳＲＡＭセルのアレイを含む。デコードおよび
センス論理は図２には示されていない。さらに、有効ビ
ットアレイ１００，１０２および１０４を含む複数の有
効ビットアレイが、それぞれ、メモリセクタ９４，９６
および９８に格納される各々のワードに対応する有効ビ
ットを記憶するために使用される。

【００２５】タグレジスタ７２，７４および７６の各々
はセクタのタグアドレスを記憶する。セクタのタグアド
レスはメモリセクタ９４，９６および９８の一つに格納
された情報に対応するアドレスの上位のアドレスビット
を含む。タグレジスタ７２はバス５８に結合された複数
の入力端子、キャッシュ制御論理１０６に結合された制
御端子、および比較器７８の第一の複数の入力端子に結
合された複数の出力端子を有する。比較器７８はまたバ
ス５８に結合された第二の複数の入力端子、およびＡＮ
Ｄ論理ゲート８６の第一の入力端子に結合され「ヒット
１（ＨＩＴ１）」と名付けられたヒット／ミス信号を提
供するための出力端子を有する。タグレジスタ７４はバ
ス５８に結合された複数の入力端子、キャッシュ制御論
理１０６に結合された制御端子、および比較器８０の第
一の複数の入力端子に結合された複数の出力端子を有す
る。比較器８０はまたバス５８に結合された第二の複数
の入力端子、およびＡＮＤ論理ゲート８８の第一の入力
端子に結合され「ヒット１（ＨＩＴ１）」と名付けられ
たヒット／ミス信号を提供するための出力端子を有す
る。タグレジスタ７６はバス５８に結合された複数の入
力端子、キャッシュ制御論理１０６に結合された制御端
子、および比較器８２の第一の複数の入力端子に結合さ
れた複数の出力端子を有する。比較器８２はまたバス５
８に結合された第二の複数の入力端子、およびＡＮＤ論
理ゲート９０の第一の入力端子に結合されて「ヒット２
（ＨＩＴ２）」と名付けられたヒット／ミス信号を提供
するための出力端子を有する。

【００２６】メモリセクタ９４はバス５８に結合された
複数の入力端子および入力バッファ／レジスタ１０８に
かつ出力バッファ／レジスタ１０９に結合された複数の
双方向端子を有する。有効ビットアレイ１００はバス５
８に結合された複数の入力端子、およびＡＮＤ論理ゲー
ト８６の第二の入力端子に結合され“ＶＡＬＩＤ（有
効）０”と名付けられた有効信号を提供するための出力
端子を有する。メモリセクタ９６はバス５８に結合され
た複数の入力端子、および入力バッファ／レジスタ１０
８にかつ出力バッファ／レジスタ１０９に結合された複
数の双方向端子を有する。有効ビットアレイ１０２はバ
ス５８に結合された複数の入力端子、およびＡＮＤ論理
ゲート８８の第二の端子に結合され“ＶＡＬＩＤ１”と
名付けられた有効信号を提供するための出力端子を有す
る。メモリセクタ９８はバス５８に結合された複数の入
力端子、および入力バッファ／レジスタ１０８にかつ出
力バッファ／レジスタ１０９に結合された複数の双方向
端子を有する。有効ビットアレイ１０４はバス５８に結
合された複数の入力端子、およびＡＮＤ論理ゲート９０
の第二の入力端子に結合され“ＶＡＬＩＤ２”と名付け
られた有効信号を提供するための出力端子を有する。

【００２７】ＡＮＤ論理ゲート８６，８８および９０の
各々はＯＲ論理ゲート９２の入力に結合された出力端子
を有する。ＯＲ論理ゲート９２はキャッシュ制御論理１
０６に結合され「ヒット／ミス（ＨＩＴ／ＭＩＳＳ）」
と名付けられたヒット／ミス信号を提供するための出力
端子を有する。キャッシュ制御論理１０６は入力バッフ
ァ／レジスタ１０８および出力バッファ／レジスタ１０
９の制御端子に結合されている。入力バッファ／レジス
タ１０８はまたバス６８に結合された複数の入力端子を
有する。出力バッファ／レジスタ１０９はまたバス６３
に結合された複数の出力端子を有する。命令キャッシュ
制御部分７０の動作は後に説明する。

【００２８】一つの実施形態では、メモリセクタ９４，
９６および９８の各々は１２８の２４ビット命令ワード
を格納する。８つのメモリセクタにより、命令キャッシ
ュ３０は１０２４までの命令ワードを記憶できる。アド
レスの１７の最上位ビットからなるタグアドレスビット
のフィールドは各セクタに対するベースセクタアドレス
を形成する。あるセクタに命令ワードがロードされた
時、該命令ワードに対応するベースセクタアドレスが対
応するタグレジスタにロードされる。タグレジスタ７２
はメモリセクタ９４のためのセクタベースアドレスを格
納する。タグレジスタ７４はメモリセクタ９６のための
セクタベースアドレスを記憶する。タグレジスタ７６は
メモリセクタ９８のためのセクタベースアドレスを記憶
する。

【００２９】各メモリセクタにおける各々の命令ワード
は記憶された命令が外部メモリロケーションからフェッ
チされ有効な命令であるか否かを特定する対応する有効
ビットを有する。メモリセクタ９４に対する有効ビット
は有効ビットアレイ１００に記憶され、メモリセクタ９
６に対する有効ビットは有効ビットアレイ１０２に格納
され、かつメモリセクタ９８に対する有効ビットは有効
ビットアレイ１０４に格納されている。図示された実施
形態では、アドレスの７つの最下位ビットが前記有効ビ
ットフィールドを構成しかつ該メモリセクタに格納され
た対応するワードのための有効ビットを選択するために
使用される。キャッシュヒットを持つために、バス５８
を介して命令キャッシュ制御部分７０に提供されるタグ
アドレスビットフィールドはタグレジスタ７２，７４ま
たは７６の一つに格納されたタグアドレスと整合しなけ
ればならない。さらに、対応する有効ビットが有効なヒ
ットに対して論理ハイとしてセットされあるいは肯定さ
れなければならない。もしタグアドレスが整合しなけれ
ば、要求されたベースセクタアドレスがロードされてお
らず、結果としてセクタミスとなる。セクタミスの場合
は、ミスとなったセクタが外部メモリ（図２には示され
ていない）から取り出される。有効なビットがセットさ
れていないことによるミスの命令の場合は、そのミスの
ワードが外部メモリロケーションから取り出されかつそ
の取り出された命令がプログラム制御ユニット４６に提
供されるのと同時にメモリセクタにロードされる。

【００３０】図３は、フローチャート形式で、本発明に
係わる図２の命令キャッシュコントローラ部分７０を使
用した読出し動作を示す。ダイヤモンド形状のボックス
１１１および１１４は判断ステップを表わし、かつ方形
のボックス１１０，１１２，１１３，１１５，１１６，
１１７および１１８は本発明に従って命令キャッシュ３
０をアクセスするために行なわれるステップを表わす。

【００３１】図２および図３の双方を参照すると、読出
し動作のための命令キャッシュ３０へのアクセスを始め
るために、アドレスがバス５８を介してプログラムアド
レス発生器５２（図１）からすべての比較器７８，８０
および８２へと提供される。説明のために、ステップ１
１０において読み出されるべきアドレスは「アドレス
Ｎ」としている。比較器７８，８０および８２はバス５
８を介して受信されたアドレスをタグレジスタ７２，７
４および７６の各々に格納されたアドレスと比較する。
もし整合があれば、かつ有効ビットが命令キャッシュ３
０に格納された選択された命令に対してセットされてい
れば、判断ステップ１１１からステップ１１２へと「イ
エス（ＹＥＳ）」経路がとられ、かつヒット信号ＨＩＴ
０，ＨＩＴ１またはＨＩＴ２の一つが論理ハイとして肯
定されかつ有効信号ＶＡＬＩＤ０，ＶＡＬＩＤ１または
ＶＡＬＩＤ２のうちの対応する一つがＡＮＤ論理ゲート
８６，８８または９０の一つへの論理ハイとして肯定さ
れる。ＯＲ論理ゲート９２は次に論理ハイのヒット／ミ
ス信号をキャッシュ制御論理１０６に提供し要求された
命令が命令キャッシュ３０内に位置することを指示す
る。要求された命令は出力バッファ／レジスタ１０９に
よってバス６３に提供される。

【００３２】もし前記記憶されたタグアドレスとプログ
ラムアドレス発生器５２によって提供されたアドレスと
の間に整合がなければ、あるいはもし適切な有効ビット
がセットされていなければ、キャッシュミスが発生しか
つ判断ステップ１１１からステップ１１３へと「ノー
（ＮＯ）」経路がとられる。ステップ１１３において、
外部メモリロケーションからミスとなった命令を取り出
すために少なくとも１クロックサイクルの間プログラム
制御ユニット４６を停止させるかわりに、キャッシュは
次のアドレス（ステップ１１３において「アドレスＮ＋
１」と名付けられている）によって次の命令に対してア
クセスが行なわれる。判断ステップ１１４において、も
しアドレスＮ＋１に関してキャッシュヒットとなれば、
判断ステップ１１４からステップ１１５へと「イエス」
経路がとられ、アドレスＮにおける命令をフェッチする
ために外部メモリがアクセスされる。ステップ１１６に
おいてアドレスＮ＋１におけるキャッシュから命令が読
み出される。ステップ１１７において、アドレスＮに対
応するミスの命令がアドレスＮに対応するキャッシュに
書き込まれる。

【００３３】もし判断ステップ１１４においてアドレス
Ｎ＋１に関してキャッシュミスとなれば、ステップ１１
４からステップ１１８へと「ノー」経路がとられる。ス
テップ１１８においてアドレスＮおよびアドレスＮ＋１
の双方に対してキャッシュミスであるから、プログラム
制御ユニット４６は停止されかつアドレスＮのミスの命
令が外部メモリから読み出される。次に、ステップ１１
７において、ステップ１１８で外部メモリから読み出さ
れた命令がキャッシュのアドレスＮに書き込まれる。

【００３４】

【発明の効果】本発明によれば、ミスののちに生じるヒ
ットに対する書き込みおよび読み出し動作の順序を変え
ることにより、ミスペナルティの時間が除去され、待機
状態の数を低減し、それによってデータ処理システムの
速度を増大させる。

【００３５】本発明が好ましい実施形態に関して説明さ
れたが、当業者には本発明が数多くの方法で修正できか
つ特に上で述べかつ説明したもの以外の数多くの実施形
態をとりうることは明らかであろう。たとえば、図示さ
れた実施形態では、本発明は命令キャッシュにおいて実
施されている。しかしながら、他の実施形態では、本発
明はデータキャッシュ、データおよび命令の双方を記憶
するキャッシュにおいても容易に実施できる。従って、
添付の特許請求の範囲は本発明の真の精神および範囲内
にある本発明のすべての変更をカバーするものと考え
る。

【図面の簡単な説明】

【図１】本発明に係わるデータ処理システムを示すブロ
ック図である。

【図２】図１のデータ処理システムの命令キャッシュコ
ントローラ部分を示す部分的ブロックおよび部分的論理
図である。

【図３】本発明に係わる図２の命令キャッシュ制御部分
を使用したアクセス動作を説明するためのフローチャー
トである。

【符号の説明】

２０ データ処理システム ２２ タイマ ２４ ホストインタフェース ２６ 強化シリアル同期インタフェース（ＥＳＳＩ） ２８ シリアル非同期インタフェース（ＳＣＩ）２８ ３０ プログラムＲＡＭおよび命令キャッシュ ３２ Ｘメモリ ３５ Ｙメモリ ３６ アドレス発生ユニット／ダイレクトメモリアクセ
ス（ＤＭＡ）コントローラ ３８ 外部アドレスバススイッチ ４０ 内部データバススイッチ ４２ ＤＲＡＭおよびＳＲＡＭバスインタフェースおよ
び命令キャッシュ制御部 ４４ 外部データバススイッチ ４６ プログラム制御ユニット（ＰＣＵ） ４８ 割込みコントローラ ５０ プログラムデコードコントローラ ５２ プログラムアドレス発生器 ５４ データ演算ユニット（ＡＬＵ） ５６，５７，５８，５９ アドレスバス ６０，６１，６２ データバス ６３，６４ プログラムデータバス ７０ 命令キャッシュコントローラ部分 ７１ タグレジスタ／比較器 ８１ 論理ゲート １０８ 入力バッファ／レジスタ １０９ 出力バッファ／レジスタ １０６ キャッシュ制御論理

Claims (2)

【特許請求の範囲】
1. 【請求項１】 キャッシュ（３０）を有するデータ処理
   システム（２０）における、キャッシュ（３０）のアク
   セス方法であって、 第一のアドレスに格納された情報を読み出すために前記
   キャッシュ（３０）をアクセスする段階、 前記第一のアドレスが前記キャッシュ（３０）に格納さ
   れた複数のアドレスのうちのいずれとも整合しない場合
   にキャッシュミスが発生したことを決定する段階、 第二のアドレスに格納された情報を読み出すために前記
   キャッシュ（３０）をアクセスする段階、 前記第二のアドレスが前記キャッシュ（３０）に格納さ
   れた前記複数のアドレスのうちの一つと整合する場合に
   キャッシュヒットが生じたことを決定する段階、 前記第二のアドレスに対応する前記キャッシュ（３０）
   内のロケーションから情報を読み出す段階、そして前記
   第一のアドレスに対応する前記キャッシュ（３０）内の
   ロケーションに外部メモリのロケーションから情報を書
   き込む段階、 を具備することを特徴とするキャッシュ（３０）を有す
   るデータ処理システム（２０）における、キャッシュ
   （３０）のアクセス方法。
2. 【請求項２】 キャッシュメモリアレイおよびキャッシ
   ュコントローラ（７０）を具備するキャッシュ（３０）
   を備えたデータ処理システム（２０）における、ミスペ
   ナルティ時間を低減するために前記キャッシュ（３０）
   をアクセスする方法であって、 第一のアドレスに格納された情報を読み出すために前記
   キャッシュメモリアレイをアクセスする段階、 前記第一のアドレスが複数のアドレスのいずれとも整合
   しない場合にキャッシュミスが生じたことを決定する段
   階であって、前記複数のアドレスは前記キャッシュメモ
   リアレイに格納された情報に対応するもの、 第二のアドレスに格納された情報を読み出すために前記
   キャッシュメモリアレイをアクセスする段階、 前記第二のアドレスが前記複数のアドレスの一つと整合
   する場合にキャッシュヒットが生じたことを決定する段
   階、 前記第二のアドレスに対応する前記キャッシュメモリア
   レイのロケーションから情報を読み出しかつ読み出した
   情報を前記キャッシュメモリアレイに結合された出力レ
   ジスタ（１０９）に提供する段階、 前記第一のアドレスに対応する情報を外部メモリのロケ
   ーションから前記キャッシュメモリアレイに結合された
   入力レジスタ（１０８）に書き込む段階、そして前記入
   力レジスタ（１０８）から情報を前記第一のアドレスに
   おいて前記キャッシュメモリアレイに書き込む段階、 を具備することを特徴とするミスペナルティ時間を低減
   するためにキャッシュ（３０）をアクセスする方法。