JP7485489B2 - 変換ロード命令 - Google Patents

Description

本発明は、一般に、データ処理に関し、具体的には、プロセッサによって実行されたときに、所望の変換エントリをアドレス変換構造内に選択的にロードさせる変換ロード命令に関する。

従来のマルチプロセッサ（ＭＰ）コンピュータシステムは、複数の処理ユニット（各々が１つ又は複数のプロセッサコアと様々なキャッシュメモリとを含むことができる）と、入力／出力（Ｉ／Ｏ）デバイスと、システムメモリ（揮発性又は不揮発性とすることができる）及び不揮発性マスストレージの両方を含むことができるデータストレージとを含む。メモリマップドＩ／Ｏオペレーションと、オペレーティングシステム及びアプリケーションソフトウェアが使用するデータ及び命令とに十分なアドレスを提供するために、ＭＰコンピュータシステムは、典型的には、メモリマップドＩ／Ｏデバイス及びシステムメモリの物理ストレージ位置の数よりもはるかに多い数の実効アドレスを含む実効アドレス空間を参照する。したがって、メモリマップドＩ／Ｏを実行するため又はシステムメモリにアクセスするためには、実効アドレス指定を使用するコンピュータシステム内のプロセッサコアは、実効アドレスを、特定のＩ／Ｏデバイス又はシステムメモリ内の物理ストレージ位置に割り当てられた実アドレスに変換する必要がある。

多くのアーキテクチャにおいて、実効アドレス空間は、複数のメモリページに区分化されており、各ページは、ページテーブルエントリ（ＰＴＥ）と呼ばれるそれぞれの関連付けられたアドレス記述子を有する。特定のメモリページに対応するＰＴＥは、他の情報の中でもとりわけ、メモリページのベース実効アドレス、並びに、関連付けられたページフレームのベース実アドレスを含み、これによりプロセッサコアは、メモリページ内の任意の実効アドレスをシステムメモリ内の実アドレスに変換することができる。システムメモリ内に例えばオペレーティングシステムもしくはハイパーバイザーソフトウェア又はその両方の指示の下で作成されたＰＴＥは、ページフレームテーブルに集められる。

メモリマップドＩ／Ｏ命令及びメモリアクセス命令（以下、これらをまとめて単に「メモリ参照命令」と呼ぶ）の処理中、実効アドレスの実アドレスへの変換を速めるために、従来のプロセッサコアは、他の変換構造の中でもとりわけトランスレーション・ルックアサイド・バッファ（ＴＬＢ：Ｔｒａｎｓｌａｔｉｏｎ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）と呼ばれるキャッシュを利用して、最近アクセスされたＰＴＥをプロセッサコア内にバッファすることが多い。当然のことながら、データがシステムメモリの物理ストレージ位置に出入りすると（例えば、新たなプロセスの呼び出し又はコンテキスト切り替えに応答して）、ＴＬＢのエントリは新たなデータの存在を反映して更新されなければならず、システムメモリから削除された（例えば、不揮発性大容量ストレージにページアウトされた）データに関連付けられたＴＬＢエントリは無効にされなければならない。

本出願は、データ処理システムのページフレームテーブル及びＴＬＢなどのアドレス変換構造に変換エントリをロードするための改良された技術を提供することが有用かつ望ましいと認識する。

したがって、当該技術分野では、前述の問題を解決することが必要とされる。

第１の態様からみると、本発明は、システムメモリを含むデータ処理システムにおける処理のための方法を提供し、この方法は、プロセッサコアが、メモリページの変換エントリ内で指定すべき所望のアクセス保護を指定する保護フィールドを含む変換ロード命令を処理することを含み、変換ロード命令を処理することは、メモリページ内の実効アドレスを計算することと、所望のアクセス保護を含む変換エントリがデータ処理システムの少なくとも１つの変換構造内に格納されるようにすることとを含む。

さらに別の態様からみると、本発明は、データ処理システムのための処理ユニットを提供し、この処理ユニットは、実効アドレスを実アドレスに変換するメモリ管理ユニットと、命令を実行する実行ユニットと、を含むプロセッサコアを含み、プロセッサコアは、メモリページの変換エントリ内で指定すべき所望のアクセス保護を指定する保護フィールドを含む変換ロード命令を処理することを実行するように構成され、変換ロード命令を処理することは、メモリページ内の実効アドレスを計算することと、所望のアクセス保護を含む変換エントリがデータ処理システムの少なくとも１つの変換構造内に格納されるようにすることと、を含む。

さらに別の態様からみると、本発明は、集積回路を設計、製造又はテストするための機械可読ストレージデバイスにおいて有形に具体化された設計構造を提供し、この設計構造は、データ処理システムのための処理ユニットを含み、この処理ユニットは、プロセッサコアを含み、プロセッサコアは、実効アドレスを実アドレスに変換するメモリ管理ユニットと、命令を実行する実行ユニットと、を含み、処理ユニットは、メモリページの変換エントリ内で指定すべき所望のアクセス保護を指定する保護フィールドを含む変換ロード命令を処理することを実行するように構成され、変換ロード命令を処理することは、メモリページ内の実効アドレスを計算することと、所望のアクセス保護を含む変換エントリがデータ処理システムの少なくとも１つの変換構造内に格納されるようにすることと、を含む。

少なくとも１つの実施形態では、プロセッサコアは、メモリページの変換エントリにおいて指定すべき所望のアクセス保護を指定する保護フィールドを含む変換ロード命令を処理する。変換ロード命令を処理することは、メモリページ内の実効アドレスを計算することと、所望のアクセス保護を含む変換エントリがデータ処理システムの少なくとも１つの変換構造内に格納されるようにすることを含む。

ここで、本発明を、例示として、以下の図に示されるような好ましい実施形態を参照して説明する。

一実施形態による例示的なデータ処理システムの高レベルブロック図である。 一実施形態による例示的な処理ユニットのより詳細なブロック図である。 一実施形態による例示的な変換ロード命令を示す。 一実施形態による例示的なページテーブルエントリを示す。 一実施形態による、プロセッサコアが変換ロード命令を処理する例示的な方法の高レベル論理フローチャートである。 一実施形態による、ページフォールトハンドラがページフォールトを解決する例示的な方法の高レベル論理フローチャートである。 一実施形態による、保護フォールトハンドラが保護フォールトを解決する例示的な方法の高レベル論理フローチャートである。 設計プロセスを示すデータフロー図である。

ここで、全体を通して同様の参照符号が同様の対応する部分を指す図、特に図１を参照すると、一実施形態による例示的なデータ処理システム１００を示す高レベルブロック図が示される。図示された実施形態では、データ処理システム１００は、データ及び命令を処理するための複数の処理ノード１０２を含む、キャッシュコヒーレントな対称型マルチプロセッサ（ＳＭＰ）データ処理システムである。処理ノード１０２は、アドレス、データ、及び制御情報を伝達するためのシステム・インターコネクト１１０に結合される。システム・インターコネクト１１０は、例えば、バス・インターコネクト、スイッチ・インターコネクト、又はハイブリッド・インターコネクトとして実装することができる。

図示された実施形態において、各処理ノード１０２は、各々が好ましくはそれぞれの集積回路として実現される４つの処理ユニット１０４ａ～１０４ｄを含む、マルチチップモジュール（ＭＣＭ）として実現されている。各処理ノード１０２内の処理ユニット１０４は、ローカル・インターコネクト１１４によって互いに通信するため及びシステム・インターコネクト１１０と通信するために結合されており、ローカル・インターコネクト１１４はシステム・インターコネクト１１０と同様に、例えば、１つ又は複数のバスもしくはスイッチ又はその両方で実装することができる。システム・インターコネクト１１０とローカル・インターコネクト１１４とが一緒になってシステムファブリックを形成する。

図２を参照して以下でより詳細にされるように、処理ユニット１０４の各々は、それぞれのシステムメモリ１０８へのインターフェースを提供する、ローカル・インターコネクト１１４に接続されたメモリコントローラ１０６を含む。システムメモリ１０８内にあるデータ及び命令は、一般に、データ処理システム１００内の任意の処理ノード１０２の任意の処理ユニット１０４内のプロセッサコアによってアクセス、キャッシュ、及び変更することができる。システムメモリ１０８は、このようにして、データ処理システム１００の分散型共有メモリシステムにおける最下位レベルのメモリストレージを形成する。代替的な実施形態では、１つ又は複数のメモリコントローラ１０６（及びシステムメモリ１０８）を、ローカル・インターコネクト１１４ではなくシステム・インターコネクト１１０に結合することができる。

当業者であれば、図１のＳＭＰデータ処理システム１００は、相互接続ブリッジ、不揮発性ストレージ、ネットワーク又は付属デバイスに接続するためのポートなど、図示していない多くの付加的なコンポーネントを含むことができることを理解するであろう。このような付加的なコンポーネントは、説明する実施形態の理解に必要ではないため、図１には図示されておらず、本明細書ではさらに論じられることもない。しかしながら、本明細書で説明する拡張機能は、多様なアーキテクチャのデータ処理システムに適用可能であり、図１に示される一般化されたデータ処理システムアーキテクチャに限定されるものではないことも理解すべきである。

ここで図２を参照すると、一実施形態による例示的な処理ユニット１０４及びシステムメモリ１０８のより詳細なブロック図が示されている。図示された実施形態では、各処理ユニット１０４は、命令及びデータを処理するための１つ又は複数のプロセッサコア２００を含む集積回路である。図示例では、プロセッサコア２００は、複数の同時の実行ハードウェアスレッドから命令を実行する１つ又は複数の実行ユニット２０２を含む。

プロセッサコア２００は、実行ユニット２０２におけるメモリ参照命令の実行によって決定される実効アドレスを実アドレスに変換することを担当する、メモリ管理ユニット（ＭＭＵ）２０４をさらに含む。ＭＭＵ２０４は、トランスレーション・ルックアサイド・バッファ（ＴＬＢ）、実効ｔｏ実アドレス変換（ＥＲＡＴ：Ｅｆｆｅｃｔｉｖｅ－ｔｏ－Ｒｅａｌ Ａｄｄｒｅｓｓ Ｔｒａｎｓｌａｔｉｏｎ）キャッシュ、セグメント・ルックアサイド・バッファ（ＳＬＢ：Ｓｅｇｍｅｎｔ Ｌｏｏｋａｓｉｄｅ Ｂｕｆｆｅｒ）など、１つ又は複数の変換構造２０６を参照して、実効アドレスから実アドレスへの変換を行う。これらの変換構造の数もしくは種類又はその両方は、実装及びアーキテクチャ間で異なる。変換構造２０６は、さらに後述するように、システムメモリ１０８から取得することができる選択されたアドレス変換のローカルコピーをバッファすることによって、アドレス変換に関連付けられた待ち時間を短縮する。

各プロセッサコア２００のオペレーションは、すべての処理ユニット１０４により共有されるとともに統合メモリコントローラ１０６を介してアクセス可能なシステムメモリ１０８を最下位に有する、マルチレベル・メモリ階層によってサポートされる。図示のように、システムメモリ１０８は、１つ又は複数のシステムデータ構造（ＳＤＳ）２２４を格納し、ＳＤＳ２２４は、（場合によっては１つ又は複数の介在するメモリ空間を通して）実効アドレスから実アドレスへの変換が合法であるアドレスと、アドレス空間の異なる領域に対する現在のアクセス保護とを定義する。さらに、システムメモリ１０８は、複数のページテーブルエントリ（ＰＴＥ）２２２を含むページフレームテーブル２２０を格納し、ＰＴＥ２２２の各々は、システムメモリ１０８内に存在するそれぞれの対応するメモリページに対して実効アドレスから実アドレスへの変換を指定する。ＭＭＵ２０４によってページフレームテーブル２２０からアクセスされたＰＴＥ２２２は、その後のアクセスのために、ＭＭＵ２０４によって、例えば変換構造２０６の中で実装されるＴＬＢ内にキャッシュすることができる。ＳＤＳ２２４及びページフレームテーブル２２０は、例えば、データ処理システム１００内で実行されるオペレーティングシステムもしくはハイパーバイザーソフトウェア又はその両方によって確立、維持、及び更新することができる。

各プロセッサコア２００のマルチレベル・メモリ階層は、さらに、１つ又は複数のレベルのキャッシュメモリを含み、これは、図示された実施形態では、各プロセッサコア２００内にそれ専用のストアスルー方式レベル１（Ｌ１）キャッシュ２０８と、各プロセッサコア２００用のそれぞれのストアイン方式レベル２（Ｌ２）キャッシュ２３０とを含む。図示されたキャッシュ階層はキャッシュのレベルを２つしか含まないが、当業者であれば、代替的な実施形態は、付加的なレベル（Ｌ３、Ｌ４など）の、オンチップ又はオフチップの、専用又は共有の、インライン又はルックアサイドのキャッシュを含むことができること、これらは、上位のキャッシュのコンテンツを完全に含む場合も、部分的に含む場合も、又は含まない場合もあることを理解するであろう。

各処理ユニット１０４は、さらに、ローカル・インターコネクト１１４とシステム・インターコネクト１１０とを含むシステムファブリック上のオペレーションの流れを制御すること、及び、所望のキャッシュコヒーレンシ・プロトコルを実施するのに必要なコヒーレンシ通信を実装することを担当する、統合型及び分散型のファブリックコントローラ２１４を含む。処理ユニット１０４はさらに、例えばアクセラレータ２１７などの１つ又は複数のＩ／Ｏデバイスの取り付けをサポートする統合Ｉ／Ｏ（入力／出力）コントローラ２１６を含む。処理ユニット１０４はまた、独自のアドレス変換機能をもたないアクセラレータ２１７などの他のエージェントに要求によりアドレス変換サービスを提供する、ネストメモリ管理ユニット（ＮＭＭＵ）２１８も含む。他の実施形態において、ＮＭＭＵ２１８は、代替的な又は付加的な方法で、例えばローカル・インターコネクト１１４ではなくシステム・インターコネクト１１０に結合されることによって、アクセラレータ２１７を含むエージェントにアドレス変換サービスを提供するように通信可能に結合することができることを理解すべきである。

ここで図３を参照すると、一実施形態による例示的な変換ロード命令３００が示される。変換ロード命令３００は、例えば、図５を参照して以下でさらに説明するように、プロセッサコア２００の実行ユニット２０２によって実行することができる。

図示された実施形態において、変換ロード命令３００は、命令３００を変換ロード命令として識別するアーキテクチャ依存オペコードを指定するオペレーションコード（ｏｐｃｏｄｅ）フィールド３０２を含む。さらに、変換ロード命令３００は、そのコンテンツから仮想メモリページの実効アドレスを計算することができる１つ又は複数のレジスタを識別する、アドレスフィールド３１４を含む。

変換ロード命令３００はまた、保護フィールド３０４を含み、これは例えば、読出し専用（Ｒ）ビット３０６、読出し書込み（ＲＷ）ビット３０８、及び実行可能（Ｅ）ビット３１０を含む。Ｒビット３０６が設定（例えば１に）され、ＲＷビット３０８がリセット（例えば０に）されている場合、アドレスフィールド３１４を使用して計算されるアドレスで識別されるメモリページが読出し専用であることが示される。Ｒビット３０６がリセット（例えば、０に）され、ＲＷビット３０８が設定（例えば、１に）されている場合、そのメモリページが読出し及び書込み両方のアクセスの対象になることを示す。Ｅビット３１０は、そのメモリページが実行可能な命令を含むものとして扱われることを示す場合に独立して設定（例えば、１に）され、そうでない場合はリセット（例えば、０に）される。

変換ロード命令３００は、さらにロード（ＬＤ）フィールド３１２を含む。少なくとも幾つかの実施形態において、ＬＤフィールド３１２は、各々がプロセッサコア２００内の変換構造２０６のそれぞれ１つに対応する、１つ又は複数のビットで実装することができる。この例では、ＬＤフィールド３１２に設定されているビットは、変換ロード命令３００の実行に応答して、必要に応じて、参照されたメモリページのアドレスに対する変換がプロセッサコア２００内の関連付けられた変換構造２０６にロードされることを示す。

ここで図４を参照して、一実施形態によるページテーブルエントリ２２２の例示的なフォーマットを示す。この例において、ページテーブルエントリ２２２は、実効アドレス空間内のメモリページのベース実効アドレスを示す実効アドレスフィールド４００と、システムメモリ１０８内の対応するメモリページのベース実アドレスを示す実アドレスフィールド４０２と、メモリページのサイズを示すサイズフィールド４０３と、ページテーブルエントリ２２２が有効であるかどうか、したがってアドレス変換に使用できるかどうかを示す有効フィールド４１２とを含む。さらに、ページテーブルエントリ２２２は、読出し専用（Ｒ）ビット４０６と、読出し書込み（ＲＷ）ビット４０８と、実行可能（Ｅ）ビット４１０とを含む保護フィールド４０４を含む。変換ロード命令３０２の保護フィールド３０４と同様に、Ｒビット４０６が設定（例えば１に）され、ＲＷビット４０８がリセット（例えば０に）されている場合、メモリページは読出し専用であることを示し、Ｒビット４０６がリセット（例えば０に）され、ＲＷビット４０８が設定（例えば１に）されている場合、メモリページは読出し及び書込みの両方が可能であることを示す。Ｅビット４１０は、メモリページが実行可能な命令を含むことを示すよう場合に独立して設定（例えば、１に）され、そうでない場合はリセット（例えば、０に）される。

ここで図５を参照すると、一実施形態による、プロセッサコア２００の実行ユニット２０２が変換ロード命令３００を実行する例示的な方法の高レベル論理フローチャートが示されている。

図５のプロセスは、例えば、実行ユニット２０２が実行すべき変換ロード命令３００を受け取ったことに応答して、ブロック５００で開始する。幾つかの使用事例において、１つ又は複数の変換ロード命令３００をプロセッサコア２００の実行ハードウェアスレッド内で実行して、１つ又は複数のアドレス変換を、それらのアドレス変換に依存するメモリ参照命令の実行（プロセッサコア２００の同じ又は別のハードウェアスレッド内）に先立って変換構造２０６にロードすることができる。その結果、変換構造２０６内のアドレス変換にアクセスするための待ち時間が短い（ページフレームテーブル２２０から各々の必要なアドレス変換にアクセスする必要がない）というＭＭＵ２０４の機能によって、その後のメモリ参照命令の実行が加速される。

他の使用事例において、プロセッサコア２００は、ＮＭＭＵ２１８によって生じた割込みに応答して、変換ロード命令３００を実行することができる。例えば、ＮＭＭＵ２１８がアクセラレータ２１７によって特定の実効アドレスの変換を要求され、対応するＰＴＥ２２２がページフレームテーブル２２０内に存在しない場合、又は、ＰＴＥ２２２が要求されたアクセス保護を提供しない場合、ＮＭＭＵ２１８は、プロセッサコア２００に割込みをかけ、特定の実効アドレスに対する変換ロード命令３００の実行を行わせることができる。

実行ユニット２０２は、変換ロード命令３００の実行に応答して、変換ロード命令３００のアドレスフィールド３１４のコンテンツに基づいて、メモリページ内の実効アドレスを計算する（ブロック５０２）。実行ユニット２０２によってブロック５０２で計算された実効アドレスに基づいて、実行中のプロセッサコア２００は、任意に、ブロック５０４及び５０６において、それぞれ、実効アドレスに対する変換エントリが、ＬＤフィールド３１２で示されるコア変換構造の各々に存在するかどうか、及び、保護フィールド３０４で示されるアクセス保護を少なくとも有するかどうかを判定する。任意のブロック５０４及び５０６の両方における肯定的判定に応答して、変換ロード命令３００のさらなる処理は必要なく、図５のプロセスはブロック５３０で終了する。しかしながら、ブロック５０４で肯定的判定がなされ、ブロック５０６で否定的判定がなされた場合には、保護フォールトが検出され、それに応じて、図５のプロセスは、ページコネクタＡを経て、後述するブロック５２０に進む。ブロック５０４で否定的判定がなされた場合、又は任意のブロック５０４及び５０６が省略された場合には、図５のプロセスはブロック５１０に進む。

ブロック５１０において、プロセッサコア２００は、可能であれば、ブロック５０２で求めた実効アドレスに対応するＰＴＥ２２２を見つけ出すために、ＭＭＵ２０４によるページフレームテーブル２２０のウォーク（walk）を開始する。ブロック５１２において、ＭＭＵ２０４は、ページフレームテーブル２２０のウォークが、ページフレームテーブル２２０内で関連するＰＴＥ２２２を見いだしたかどうかを判定する。見いだした場合、処理は以下で説明するブロック５１６に進む。見いださなかった場合には、ページフォールトが検出され、実行中のプロセッサコア２００がページフォールトハンドラを呼び出す（ブロック５１４）。ページフォールトを解決するために例示的なページフォールトハンドラが実行する処理については、図６を参照して後述する。ブロック５１４でのページフォールトハンドラの実行に続いて、図５のプロセスはブロック５３０で終了する。

ここで、ブロック５１６を参照すると、実行プロセッサコア２００は、ページフレームテーブル２２０のウォークによって見いだされたＰＴＥ２２２が、ＰＴＥ２２２の保護フィールド４０４内に、変換ロード命令３００の保護フィールド３０４で指定されたものと少なくとも同じ大きさのアクセス許可を含んでいるかどうかを判定する。例えば、変換ロード命令３００の保護フィールド３０４が読出し専用ページを指定し（Ｒ＝１）、保護フィールド４０４が読出し専用ページ又は読出し書込みページのいずれかを指定している（Ｒ＝０．．１）場合、ブロック５１６で肯定的判定がなされる。同様に、変換ロード命令３００の保護フィールド３０４が非実行可能メモリページを指定し（Ｅ＝０）、保護フィールド４０４が非実行可能メモリページ又は実行可能メモリページのいずれかを指定している（Ｅ＝０．．１）場合、ブロック５１６で肯定的判定がなされる。逆に、変換ロード命令３００の保護フィールド３０４が読出し書込みページを指定し（ＲＷ＝１）、保護フィールド４０４が読出し専用ページを指定している（ＲＷ＝０）場合、又は変換ロード命令３００の保護フィールド３０４が実行可能メモリページを指定し（Ｅ＝１）、保護フィールド４０４が非実行可能メモリページを指示する（Ｅ＝０）場合には、ブロック５１６で否定的判定がなされることになる。

ブロック５１６における肯定的判定に応答して、プロセスは後述するブロック５２２に進む。しかしながら、ブロック５１６で否定的判定がなされた場合は、保護フォールトが検出され、実行中のプロセッサコア２００は保護フォールトハンドラを呼び出す（ブロック５２０）。保護フォールトを解決するために例示的な保護フォールトハンドラが実行する処理については、図７を参照して後述する。保護フォールトハンドラの実行に続いて、図５のプロセスはブロック５３０で終了する。

ブロック５２２は、実行プロセッサコア２００が、変換ロード命令３００のＬＤフィールド３１２内のいずれかのビットが、要求されたアドレス変換が１つ又は複数の変換構造２０６にロードされることを示すように設定されているかどうかを判定することを示す。設定されていない場合、変換ロード命令３００の処理は完了し、それに応じて図５のプロセスはブロック５３０で終了する。しかしながら、実行プロセッサコア２００が、ブロック５２２において、少なくとも１つのビットがＬＤフィールド３１２内で、要求されたアドレス変換が１つ又は複数の変換構造２０６にロードされることを示すように設定されていると判定した場合には、実行プロセッサコア２００はさらにブロック５２４において、要求されたアドレス変換が変換ロード命令３００のＬＤフィールド３１２で示される各変換構造２０６内に存在するかどうかを判定する。存在しない場合、実行プロセッサコア２００は、アドレス変換を提供する変換エントリを、変換ロード命令３００のＬＤフィールド３１２で示される各変換構造２０６にロードする（ブロック５２６）。理解されるように、変換ロード命令３００の処理に応答して実行される変換構造２０６の更新は、通常のデータ・ロード・アクセス、データ・ストア・アクセス、又は命令フェッチのいずれにも関係していないので、アドレス変換エントリを変換構造２０６にロードすることが、実行プロセッサコア２００のキャッシュ階層（すなわち、Ｌ１、Ｌ２など）の汚染の原因となることはない。ブロック５２６に続いて、又はブロック５２４での肯定的判定に応答して、プロセッサコア２００による変換ロード命令３００の処理が完了し、図５のプロセスはブロック５３０で終了する。

ここで図６を参照すると、一実施形態による、ページフォールトハンドラがページフォールトを解決する例示的な方法の高レベル論理フローチャートが示されている。上述のように、図６のプロセスは、例えば、ページフォールトの検出に応答して、図５のブロック５１４で実行することができる。

図６のプロセスは、データ処理システム１００のプロセッサコア２００によるページフォールトハンドラの実行の呼び出しにより、ブロック６００で開始する。このプロセスは、ブロック６００からブロック６０２－ブロック６０４へと進み、これらブロックは、ページフォールトハンドラがシステムデータ構造２２４にアクセスして、変換が要求された実効アドレスが変換に有効なアドレスであるかどうかを判定することを示す。有効なアドレスでない場合、ページフォールトハンドラは、変換の失敗を示し、無効なアドレス変換を要求したプログラムの実行を停止する（ブロック６０６）。その後、図６のプロセスはブロック６１４で終了する。

ページフォールトハンドラが、ブロック６０４で、実効アドレスが変換に有効なアドレスであると判定したことに応答して、ページフォールトハンドラは、システムメモリ１０８内に実効アドレスに対応する新たな物理ページを確立する（ブロック６０８）。さらに、ブロック６１０で、ページフォールトハンドラは、ページフレームテーブル２２０内に、システムメモリ１０８内の新たな物理ページに対応するＰＴＥ２２２を確立し、その実効ビット４１２を設定する（ブロック６１０）。保護フィールド４０４は未設定のままにされるので、保護フォールトハンドラの少なくとも１回の実行で、メモリページに対して要求されたアクセス保護を設定することを確認する。ページフレームテーブル２２０内の新たなＰＴＥ２２２及びシステムメモリ１０８内の対応する物理ページを確立する際、ページフォールトハンドラは、ページフレームテーブル２２０から１つ又は複数の他のＰＴＥ２２２を削除し、システムメモリ１０８から対応する物理ページを削除（ページアウト）することができる。

要求された変換を提供するＰＴＥ２２２がページフレームテーブル２２０内に確立された後、ページフォールトハンドラはその実行を終了し、ページフォールトの原因となった命令の再実行を開始する（ブロック６１２）。ページフォールトの原因となった命令が変換ロード命令３００であった場合には、図５を参照して前述したように、変換ロード命令３００が再実行される。しかしながら、変換ロード命令３００が再実行されたときには、要求された変換を提供するＰＴＥ２２２がページフレームテーブル２２０内に存在するので、ブロック５１２（又は実装されている場合にはブロック５０４）で肯定的判定がなされ、ページフォールトが再び発生することはない。しかしながら、保護フィールド４０４に保護ビットが設定されていないので、ブロック５２０において、保護フォールトハンドラを呼び出す保護フォールトが、新たに確立されたＰＴＥ２２２で発生することになる。ブロック６１２に続いて、図６のプロセスはブロック６１４で終了する。

ここで図７を参照すると、一実施形態による保護フォールトハンドラが保護フォールトを解決する例示的な方法の高レベル論理フローチャートが示されている。上述のように、図７のプロセスは、例えば、保護フォールトの検出に応答して、図５のブロック５２０で実行することができる。

図７のプロセスは、データ処理システム１００のプロセッサ２００による保護フォールトハンドラの実行の呼び出しにより、ブロック７００で開始する。このプロセスは、ブロック７００からブロック７０２－ブロック７０４へと進み、これらブロックは、保護フォールトハンドラがシステムデータ構造２２４にアクセスして、要求されたアクセス許可のアップグレード（例えば、読出し専用から読出し書込みへ、又は、Ｅビット４１０をメモリページが実行可能命令を含むように設定する）が合法であるかどうかを判定すること示す。合法でない場合、保護フォールトハンドラは、保護の失敗を示し、ページ保護の不正な変更を要求したプログラムの実行を停止する（ブロック７０６）。その後、図７のプロセスはブロック７１４で終了する。

保護フォールトハンドラが、ブロック７０４で、要求されたページ保護の変更が合法であると判定したことに応答して、保護フォールトハンドラは、データ処理システム１００全体を通じてすべての変換構造２０６内の関連する実効アドレスのいずれのエントリも無効にする（ブロック７０８）。例えば、この無効化は、選択されたアーキテクチャ専用の変換無効化ソフトウェア・シーケンスの実行によって達成することができる。さらに、ブロック７１０において、保護フォールトハンドラは、ページフレームテーブル２２０内で、関連するＰＴＥ２２２の保護フィールド４０４を更新して、例えば、変換ロード命令３００の保護フィールド３０４で要求された新たな値を反映させる（ブロック７１０）。その後、保護フォールトハンドラはその実行を終了し、保護フォールトの原因となった命令の再実行を開始する（ブロック７１２）。保護フォールトの原因となった命令が変換ロード命令３００であった場合には、図５を参照して上述したように、変換ロード命令３００が次いで再実行される。しかしながら、変換ロード命令３００が再実行されたときには、要求された保護を提供するＰＴＥ２２２がページフレームテーブル２２０内に存在するので、ブロック５１６（又は、実装されている場合にはブロック５０６）で肯定的判定がなされ、保護フォールトが再び発生することはない。ブロック７１２に続いて、図７のプロセスはブロック７１４で終了する。

図６～図７を参照して上述した実施形態では、ページフォールト及び保護フォールトを別個のハンドラルーチンを使用して解決するが、他の実施形態では、ページフォールトハンドラが保護フォールトも検出して解決する場合もある。このような実施形態は、場合によっては、より長く複雑なページフォールトハンドラの実行を代償として、変換ロード命令３００が再実行される回数を減らすことができる。

ここで図８を参照すると、例えば、半導体ＩＣの論理設計、シミュレーション、テスト、レイアウト、及び製造で用いられる例示的な設計フロー８００のブロック図が示される。設計フロー８００は、設計構造又はデバイスを処理して、上述の及び図１～図２に示される設計構造もしくはデバイス又はその両方の論理的又はその他の機能的に等価な表現を生成するためのプロセス、機械もしくは機構又はそれらの組み合わせを含む。設計フロー８００によって処理もしくは生成又はその両方が行われた設計構造は、データ処理システム上で実行され又はその他の処理がなされたときに、ハードウェアコンポーネント、回路、デバイス、又はシステムの論理的、構造的、機械的、又はその他の機能的に等価な表現を生成するデータもしくは命令又はその両方を含むように、機械可読の伝送又はストレージ媒体上に符号化することができる。機械は、回路、コンポーネント、デバイス、又はシステムの設計、製造、シミュレーションなど、ＩＣ設計プロセスで用いられるあらゆる機械を含むが、これらに限定されるものではない。例えば、機械は、リソグラフィ機械、マスクを生成するための機械もしくは機器又はその両方（例えば、電子ビーム描画装置）、設計構造をシミュレートするためのコンピュータ又は機器、製造又はテストプロセスで用いられるあらゆる装置、又は設計構造の機能的に等価な表現をいずれかの媒体にプログラミングするためのあらゆる機械（例えば、プログラマブルゲートアレイをプログラミングするための機械）を含むことができる。

設計フロー８００は、設計される表現のタイプに応じて異なる場合がある。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー８００は、標準的なコンポーネントを設計するための設計フロー８００、又は、例えばＡｌｔｅｒａ（登録商標）社又はＸｉｌｉｎｘ（登録商標）社が提供するプログラマブルゲートアレイ（ＰＧＡ）又はフィールドプログラマブルゲートアレイ（ＦＰＧＡ）などのプログラマブルアレイに設計をインスタンス化するための設計フロー８００とは異なる場合がある。

図８は、好ましくは設計プロセス８００によって処理される入力設計構造８２０を含む複数のそうした設計構造を示す。設計構造８２０は、ハードウェアデバイスの論理的に等価な機能的表現を生成するために設計プロセス８００によって生成及び処理される論理シミュレーション設計構造とすることができる。設計構造８２０はさらに、又は代替的に、設計プロセス８００によって処理されたときに、ハードウェアデバイスの物理的構造の機能的表現を生成するデータもしくはプログラム命令又はその両方を含むことができる。機能的設計特徴もしくは構造的設計特徴又はその両方を表すかどうかにかかわらず、設計構造８２０は、コア開発者／設計者によって実施されるような電子コンピュータ支援設計（ＥＣＡＤ）を用いて生成することができる。機械可読データ伝送、ゲートアレイ、又はストレージ媒体上に符号化されたとき、設計構造８２０は、設計プロセス８００内の１つ又は複数のハードウェアモジュールもしくはソフトウェアモジュール又はその両方によってアクセス及び処理されて、図１～図２に示されるもののような電子コンポーネント、回路、電子又は論理モジュール、装置、デバイス、又はシステムをシミュレートするか又はその他の方法で機能的に表現することができる。このように、設計構造８２０は、設計又はシミュレーションデータ処理システムによって処理されたときに、回路又は他のレベルのハードウェア論理設計を機能的にシミュレート又は他の方法で表現する、人間もしくは機械又はその両方が読むことができるソースコード、コンパイルされた構造、及びコンピュータ実行可能コード構造を含むファイル又は他のデータ構造を含むことができる。このようなデータ構造は、ハードウェア記述言語（ＨＤＬ）設計エンティティ、又はＶｅｒｉｌｏｇ及びＶＨＤＬなどの低レベルＨＤＬ設計言語もしくはＣ又はＣ＋＋などの高レベル設計言語又はその両方に準拠もしくは互換性のある又はその両方である他のデータ構造を含むことができる。

設計プロセス８００は、好ましくは、設計構造８２０などの設計構造を含むことができるネットリスト８８０を生成するために、図１～図２に示されるコンポーネント、回路、デバイス、又は論理構造の設計／シミュレーションの機能的等価物を合成、変換、又はその他の処理をするためのハードウェアモジュールもしくはソフトウェアモジュール又はその両方を使用し、組み込む。ネットリスト８８０は、例えば、集積回路設計における他の要素及び回路への接続を記述するワイヤ、離散的コンポーネント、論理ゲート、制御回路、Ｉ／Ｏデバイス、モデルなどのリストを表す、コンパイルされた、又はその他の方法で処理されたデータ構造を含むことができる。ネットリスト８８０は、デバイスの設計仕様及びパラメータに応じてネットリスト８８０を１回又は複数回再合成する反復プロセスを用いて合成することができる。本明細書に記載される他の設計構造タイプと同様に、ネットリスト８８０は、機械可読ストレージ媒体上に記録されてもよく、又はプログラマブルゲートアレイにプログラムされてもよい。媒体は、磁気又は光ディスクドライブ、プログラマブルゲートアレイ、コンパクトフラッシュ（登録商標）、又は他のフラッシュメモリなどの不揮発性ストレージ媒体とすることができる。さらに、又はその代替として、媒体は、システム又はキャッシュメモリ、又はバッファ空間とすることができる。

設計プロセス８００は、ネットリスト８８０を含む様々な入力データ構造タイプを処理するためのハードウェア及びソフトウェアモジュールを含むことができる。そのようなデータ構造タイプは、例えば、ライブラリ要素８３０内に存在ことができ、所与の製造技術（例えば、異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）のためのモデル、レイアウト、及び記号表現を含む、一般的に使用される要素、回路、及びデバイスのセットを含む。データ構造タイプは、設計仕様８４０、特性データ８５０、検証データ８６０、設計ルール８７０、及び入力テストパターン、出力テスト結果、及びその他のテスト情報を含むことができるテストデータファイル８８５をさらに含むことができる。設計プロセス８００は、例えば、応力解析、熱解析、機械的事象シミュレーション、鋳造、成形、ダイプレス成形などのオペレーションのためのプロセスシミュレーションなどの標準的な機械設計プロセスをさらに含むことができる。機械設計の当業者であれば、本発明の範囲から逸脱することなく、設計プロセス８００で用いられる可能な機械設計ツール及びアプリケーションの範囲を理解することができる。また、設計プロセス８００は、タイミング解析、検証、設計規則チェック、配置及び経路オペレーションなどの標準的な回路設計プロセスを実行するためのモジュールを含むことができる。

設計プロセス８００は、ＨＤＬコンパイラ及びシミュレーションモデル構築ツールなどの論理及び物理設計ツールを使用し、組み込み、設計構造８２０を、図示したサポートデータ構造の一部又は全部並びに付加的な機械設計又はデータ（該当する場合）とともに処理して、第２の設計構造８９０を生成する。設計構造８９０は、機械デバイス及び構造のデータの交換に用いられるデータフォーマット（例えば、ＩＧＥＳ、ＤＸＦ、Ｐａｒａｓｏｌｉｄ ＸＴ、ＪＴ、ＤＲＧ、又はそのような機械設計構造を格納又はレンダリングするためのいずれかの他の適切なフォーマットに格納された情報）で、ストレージ媒体又はプログラマブルゲートアレイ上に存在する。設計構造８２０と同様に、設計構造８９０は、好ましくは、伝送又はデータ記憶媒体上に存在し、ＥＣＡＤシステムによって処理されると、図１～図２に示される本発明の実施形態の１つ又は複数の論理的又はその他の機能的に等価な形態を生成する１つ又は複数のファイル、データ構造、又はその他のコンピュータ符号化データ又は命令を含む。一実施形態では、設計構造８９０は、図１～図２に示すデバイスを機能的にシミュレートするコンパイルされた実行可能なＨＤＬシミュレーションモデルを含むことができる。

また、設計構造８９０は、集積回路のレイアウトデータの交換に用いられるデータフォーマットもしくは記号データフォーマット又はその両方（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造を格納するためのいずれかの他の適切なフォーマットに格納される情報）を使用することもできる。設計構造８９０は、例えば、記号データ、マップファイル、テストデータファイル、設計コンテンツファイル、製造データ、レイアウトパラメータ、ワイヤ、金属のレベル、ビア、形状、製造ラインを通してルーティングするためのデータ、及び上述の及び図１～図２に示されるようなデバイス又は構造を製造するために製造業者又は他の設計者／開発者が必要とするいずれかの他のデータなどの情報を含むことができる。設計構造８９０は、その後、段階８９５に進むことができ、ここで、例えば、設計構造８９０は、テープアウトに進むこと、製造にリリースされること、マスクハウスにリリースされること、別の設計ハウスに送られること、顧客に返送されることなどが行われる。

これまで説明してきたように、少なくとも１つの実施形態において、プロセッサコアは、メモリページの変換エントリ内で指定されるべき所望のアクセス保護を指定する保護フィールドを含む変換ロード命令を処理する。変換ロード命令を処理することは、メモリページ内の実効アドレスを計算することと、所望のアクセス保護を含む変換エントリがデータ処理システムの少なくとも１つの変換構造内に格納されていることを確認することとを含む。

ここまで様々な実施形態を具体的に示し、説明してきたが、当業者であれば、添付の特許請求の範囲から逸脱することなく、その中で形態及び詳細に様々な変更を加えることができ、これらの代替的な実装はすべて添付の特許請求の範囲に含まれることが理解されるであろう。

図面内のフローチャート及びブロック図は、本発明の種々の実施形態による、システム、方法、及びコンピュータ・プログラム製品の可能な実装の、アーキテクチャ、機能及びオペレーションを示す。この点に関して、フローチャート又はブロック図内の各ブロックは、指定された論理機能を実装するための１つ又は複数の実行可能命令を含む、モジュール、セグメント、又は命令の一部を表すことができる。幾つかの代替的な実装において、ブロック内に示される機能は、図に示される順序とは異なる順序で行われることがある。例えば、連続して示される２つのブロックは、関与する機能に応じて、実際には実質的に同時に実行されることもあり、又はこれらのブロックはときとして逆順で実行されることもある。ブロック図もしくはフローチャート図又はその両方の各ブロック、及びブロック図もしくはフローチャート図又はその両方の中のブロックの組み合わせは、指定された機能又は動作を実行する、又は専用のハードウェアとコンピュータ命令との組み合わせを実行する、専用ハードウェア・ベースのシステムによって実装できることにも留意されたい。

ここまで本発明の機能を指示するプログラムコードを実行するコンピュータシステムに関する態様を説明してきたが、本発明は代替的に、データ処理システムのプロセッサで処理することができるプログラムコードを格納するコンピュータ可読ストレージデバイスを含むプログラム製品として実装され、データ処理システムに説明された機能を実行させることもできることを理解すべきである。コンピュータ可読ストレージデバイスは、揮発性又は不揮発性メモリ、光ディスク又は磁気ディスクなどを含むことができるが、伝搬信号自体、伝送媒体自体、及びエネルギー自体の形態などの法定外の対象は除外する。

一例として、プログラム製品は、データ処理システム上で実行又はその他の方法で処理されると、本明細書で開示されるハードウェアコンポーネント、回路、デバイス、又はシステムの論理的、構造的、又はその他の機能的に等価の表現（シミュレーションモデルを含む）を生成するデータもしくは命令又はその両方を含むことができる。このようなデータもしくは命令又はその両方は、Ｖｅｒｉｌｏｇ及びＶＨＤＬなどの低レベルＨＤＬ設計言語、もしくはＣ又はＣ＋＋などの高レベル設計言語又はその両方に準拠もしくは互換性のある又はその両方であるハードウェア記述言語（ＨＤＬ）設計エンティティ又はその他のデータ構造を含むことができる。さらに、データもしくは命令又はその両方はまた、集積回路のレイアウトデータの交換に用いられるデータフォーマットもしくは記号データフォーマット又はその両方（例えば、ＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップファイル、又はこのような設計データ構造を格納するためのいずれかの他の適切なフォーマットに格納される情報）を使用することもできる。

Claims (17)

1. システムメモリを含むデータ処理システムにおける処理のための方法であって、前記方法が、
   プロセッサコアが、メモリページの変換エントリ内で指定すべき所望のアクセス保護を指定する保護フィールドを含む変換ロード命令を処理することであって、前記変換ロード命令は、所望の変換エントリを変換構造に選択的にロードさせる命令であり、前記変換構造は、実効アドレスを実アドレスに変換するための変換エントリを格納するバッファ又はキャッシュである、前記処理すること
   を含み、前記変換ロード命令を処理することが、
   前記メモリページ内の実効アドレスを計算することと、
   前記所望のアクセス保護を含む変換エントリが前記データ処理システムの少なくとも１つの変換構造内に格納されるようにすることと
   を含む、方法。
2. 前記少なくとも１つの変換構造が前記プロセッサコア内の変換構造を含み、
   前記変換ロード命令がロードフィールドを含み、
   前記方法は、前記プロセッサコアが、前記ロードフィールドが設定されていることに基づいて、前記プロセッサコア内の前記変換構造に前記実効アドレスの前記変換エントリをロードすることをさらに含む、
   請求項１に記載の方法。
3. 前記変換構造がトランスレーション・ルックアサイド・バッファを含む、請求項２に記載の方法。
4. 前記少なくとも１つの変換構造が前記システムメモリ内のページフレームテーブルに含まれるページテーブルエントリをキャッシュする、請求項１から請求項３までのいずれかに記載の方法。
5. 前記変換ロード命令内の前記保護フィールドが第１の保護フィールドであり、
   前記変換エントリが第２の保護フィールドを含み、
   前記方法は、前記プロセッサコアが、前記第１及び第２の保護フィールドで指定されたアクセス保護のミスマッチに基づいて、保護フォールトハンドラを呼び出すことをさらに含む、請求項１から請求項４までのいずれかに記載の方法。
6. 前記変換ロード命令によって要求されたアクセス保護の変更が合法であるかどうか判定することと、
   前記変換ロード命令によって要求されたアクセス保護の前記変更が合法であるとの判定に応答して、前記変換エントリ内の前記第２の保護フィールドを更新することと
   をさらに含む、請求項５に記載の方法。
7. 前記データ処理システムが、前記データ処理システムのシステムファブリックに結合されたネストメモリ管理ユニットを含み、
   前記処理することは、前記プロセッサコアが、前記ネストメモリ管理ユニットによって開始された割込みを受け取ることに基づいて、前記変換ロード命令を処理することを含む、
   請求項１から請求項６までのいずれかに記載の方法。
8. データ処理システムのための処理ユニットであって、前記処理ユニットは、
   実効アドレスを実アドレスに変換するメモリ管理ユニットと、
   命令を実行する実行ユニットと、
   を含むプロセッサコアを含み、前記プロセッサコアは、
   メモリページの変換エントリ内で指定すべき所望のアクセス保護を指定する保護フィールドを含む変換ロード命令を処理することであって、前記変換ロード命令は、所望の変換エントリを変換構造に選択的にロードさせる命令であり、前記変換構造は、実効アドレスを実アドレスに変換するための変換エントリを格納するバッファ又はキャッシュである、前記処理することを実行するように構成され、前記変換ロード命令を処理することが、
   前記メモリページ内の実効アドレスを計算することと、
   前記所望のアクセス保護を含む変換エントリが前記データ処理システムの少なくとも１つの変換構造内に格納されるようにすることと
   を含む、処理ユニット。
9. 前記少なくとも１つの変換構造が前記プロセッサコア内の変換構造を含み、
   前記変換ロード命令がロードフィールドを含み、
   前記プロセッサコアが、前記ロードフィールドが設定されていることに基づいて、前記プロセッサコア内の前記変換構造に前記実効アドレスの前記変換エントリをロードするように構成された、
   請求項８に記載の処理ユニット。
10. 前記変換構造がトランスレーション・ルックアサイド・バッファを含む、請求項９に記載の処理ユニット。
11. 前記少なくとも１つの変換構造がシステムメモリ内のページフレームテーブルに含まれるページテーブルエントリをキャッシュする、請求項８から請求項１０までのいずれかに記載の処理ユニット。
12. 前記変換ロード命令内の前記保護フィールドが第１の保護フィールドであり、
    前記変換エントリが第２の保護フィールドを含み、
    前記プロセッサコアが、前記第１及び第２の保護フィールドで指定されたアクセス保護のミスマッチに基づいて、保護フォールトハンドラを呼び出すように構成された、
    請求項８から請求項１１までのいずれかに記載の処理ユニット。
13. 前記プロセッサコアが、
    前記変換ロード命令によって要求されたアクセス保護の変更が合法であるかどうか判定することと、
    前記変換ロード命令によって要求されたアクセス保護の前記変更が合法であるとの判定に応答して、前記変換エントリ内の前記第２の保護フィールドを更新することと
    を実行するようにさらに構成された、請求項１２に記載の処理ユニット。
14. 前記データ処理システムが、前記データ処理システムのシステムファブリックに結合されたネストメモリ管理ユニットを含み、
    前記プロセッサコアが、前記ネストメモリ管理ユニットによって開始された割込みを、前記システムファブリックを介して受け取ることに基づいて、前記変換ロード命令を処理するように構成された、請求項８から請求項１３までのいずれかに記載の処理ユニット。
15. 請求項８から請求項１４までのいずれかに記載の複数の処理ユニットと、前記複数の処理ユニットを結合するシステムファブリックとを含む、データ処理システム。
16. システムメモリを含むデータ処理システムにおける処理のためのコンピュータ・プログラムを格納するコンピュータ可読ストレージ媒体であって、
    前記コンピュータ・プログラムは処理回路に、請求項１から請求項７までのいずれかに記載の方法を実行させる、コンピュータ可読ストレージ媒体。
17. コンピュータ・プログラムであって、前記コンピュータ・プログラムはコンピュータに、請求項１から請求項７までのいずれかに記載の方法を実行させる、コンピュータ・プログラム。
    

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