JP3257824B2 - キャッシュメモリ装置 - Google Patents
キャッシュメモリ装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、命令並列実行可能であ
りかつプログラムカウンタに従わないで命令を実行でき
る命令縮小型コンピュータのアーキテクチャを採用した
マイクロプロセッサに用いられるキャッシュメモリ装置
に関するものである。
りかつプログラムカウンタに従わないで命令を実行でき
る命令縮小型コンピュータのアーキテクチャを採用した
マイクロプロセッサに用いられるキャッシュメモリ装置
に関するものである。
【０００２】
【従来の技術】命令縮小型コンピュータ（以後、ＲＩＳ
Ｃと称す）では基本的には１サイクル毎に命令を実行で
きるので、命令を絶え間なく供給することで性能向上が
計れる。このためにはキャッシュメモリ装置のラインサ
イズを大きくし、キャッシュメモリ装置の容量を増加さ
せることが性能向上につながる。また、主記憶であるメ
モリとキャッシュメモリ装置との外部バス幅は、転送レ
ート拡大のため増大し、そのためキャッシュメモリ装置
のラインサイズも増大している。しかしながら、ＲＩＳ
Ｃ型マイクロプロセッサは１命令づつ命令を取り込みパ
イプラインで動作するので、いかにキャッシュメモリ装
置のラインサイズが大きくてもキャッシュメモリ装置か
ら出力される命令やデータは、その内の一部分のみを選
択して、ＣＰＵに渡している。
Ｃと称す）では基本的には１サイクル毎に命令を実行で
きるので、命令を絶え間なく供給することで性能向上が
計れる。このためにはキャッシュメモリ装置のラインサ
イズを大きくし、キャッシュメモリ装置の容量を増加さ
せることが性能向上につながる。また、主記憶であるメ
モリとキャッシュメモリ装置との外部バス幅は、転送レ
ート拡大のため増大し、そのためキャッシュメモリ装置
のラインサイズも増大している。しかしながら、ＲＩＳ
Ｃ型マイクロプロセッサは１命令づつ命令を取り込みパ
イプラインで動作するので、いかにキャッシュメモリ装
置のラインサイズが大きくてもキャッシュメモリ装置か
ら出力される命令やデータは、その内の一部分のみを選
択して、ＣＰＵに渡している。
【０００３】
【発明が解決しようとする課題】命令を並列に実行する
ようなスーパースカラ機構を取り入れ、かつプログラム
カウンタに従わないで命令を実行できるＯＵＴ−ＯＦ−
ＯＲＤＥＲ機構を取り入れたＲＩＳＣ型コンピュータ
は、１サイクルの内に複数の演算器で並列に命令を実行
できるので、これらの演算器が同時にデータのロード要
求を出すことがある。
ようなスーパースカラ機構を取り入れ、かつプログラム
カウンタに従わないで命令を実行できるＯＵＴ−ＯＦ−
ＯＲＤＥＲ機構を取り入れたＲＩＳＣ型コンピュータ
は、１サイクルの内に複数の演算器で並列に命令を実行
できるので、これらの演算器が同時にデータのロード要
求を出すことがある。
【０００４】しかしながら、上記のようなキャッシュメ
モリ装置では、ラインサイズが大きくてもキャッシュメ
モリ装置から出力される命令やデータは、その内の一部
分のみを選択してＣＰＵに渡しているので、１サイクル
毎に複数の命令やデータを供給するのが困難であった。
モリ装置では、ラインサイズが大きくてもキャッシュメ
モリ装置から出力される命令やデータは、その内の一部
分のみを選択してＣＰＵに渡しているので、１サイクル
毎に複数の命令やデータを供給するのが困難であった。
【０００５】また、あるアドレスがキャッシュヒットし
て命令やデータをワードライン幅分読み出せるとして
も、アドレスが要求している命令やデータがワードライ
ンの最後の部分にあれば、ワードラインの内の大部分は
無効な命令やデータとなってしまう。
て命令やデータをワードライン幅分読み出せるとして
も、アドレスが要求している命令やデータがワードライ
ンの最後の部分にあれば、ワードラインの内の大部分は
無効な命令やデータとなってしまう。
【０００６】本発明は上記問題点に鑑み、複数のアドレ
スによるメモリアレイからの出力である命令やデータ
を、メモリアレイのラインサイズの幅で効率良くＣＰＵ
に供給することを第１の目的とする。
スによるメモリアレイからの出力である命令やデータ
を、メモリアレイのラインサイズの幅で効率良くＣＰＵ
に供給することを第１の目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１の発明は、メモリアレイと、該メモリア レ
イの全てのワードラインを同時に対応するビットライン
の部分で分割するためのワードライン分割装置と、前記
分割された各々について独立にアドレス指定してビット
ライン出力を得るためのアドレス供給装置と、前記分割
された各々のビット部分を合わせた出力を得るための出
力ラッチとを備えた構成を採用したものである。
に、請求項１の発明は、メモリアレイと、該メモリア レ
イの全てのワードラインを同時に対応するビットライン
の部分で分割するためのワードライン分割装置と、前記
分割された各々について独立にアドレス指定してビット
ライン出力を得るためのアドレス供給装置と、前記分割
された各々のビット部分を合わせた出力を得るための出
力ラッチとを備えた構成を採用したものである。
【０００８】また、請求項２の発明では、前記アドレス
供給装置は、ＣＰＵからの１つのアドレスによるキャッ
シュアクセスであっても該アドレスに続く他のアドレス
を計算するためのアドレス生成装置を備えることとし
た。
供給装置は、ＣＰＵからの１つのアドレスによるキャッ
シュアクセスであっても該アドレスに続く他のアドレス
を計算するためのアドレス生成装置を備えることとし
た。
【０００９】
【作用】請求項１の発明によれば、メモリアレイのワー
ドライン分割装置を設けたので、独立した複数のアドレ
スによるメモリアレイからの出力である命令やデータを
メモリアレイのラインサイズの幅でＣＰＵに供給するこ
とができる。
ドライン分割装置を設けたので、独立した複数のアドレ
スによるメモリアレイからの出力である命令やデータを
メモリアレイのラインサイズの幅でＣＰＵに供給するこ
とができる。
【００１０】また、請求項２の発明によれば、ＣＰＵか
ら１つのアドレスのみが与えられる場合でもアドレス生
成装置が他のアドレスを自動的に生成するので、メモリ
アレイからの出力である命令やデータをメモリアレイの
ラインサイズの幅でＣＰＵに供給することができる。
ら１つのアドレスのみが与えられる場合でもアドレス生
成装置が他のアドレスを自動的に生成するので、メモリ
アレイからの出力である命令やデータをメモリアレイの
ラインサイズの幅でＣＰＵに供給することができる。
【００１１】
【実施例】以下本発明の一実施例のキャッシュメモリ装
置について、図面を参照しながら説明する。
置について、図面を参照しながら説明する。
【００１２】図１は、本発明の実施例におけるキャッシ
ュメモリ装置の構成図を示すものである。図１におい
て、１は第１のアドレス、２は第２のアドレス、３は第
１のタグ部、４は第２のタグ部、５はメモリアレイ、６
はワードライン分割装置、７は出力ラッチ、８はアドレ
ス供給装置、９は第１の比較器、１０は第２の比較器、
１１は第１のタグ部から読み出されたアドレス、１２は
第２のタグ部から読み出されたアドレス、１３は第１の
タグ部によりアクティブにされたメモリアレイの第１の
ワード線、１４は第２のタグ部によりアクティブにされ
たメモリアレイの第２のワード線、１５はアドレス生成
装置、１６はＣＰＵ、１７は第１デコーダ、１８は第２
デコーダである。
ュメモリ装置の構成図を示すものである。図１におい
て、１は第１のアドレス、２は第２のアドレス、３は第
１のタグ部、４は第２のタグ部、５はメモリアレイ、６
はワードライン分割装置、７は出力ラッチ、８はアドレ
ス供給装置、９は第１の比較器、１０は第２の比較器、
１１は第１のタグ部から読み出されたアドレス、１２は
第２のタグ部から読み出されたアドレス、１３は第１の
タグ部によりアクティブにされたメモリアレイの第１の
ワード線、１４は第２のタグ部によりアクティブにされ
たメモリアレイの第２のワード線、１５はアドレス生成
装置、１６はＣＰＵ、１７は第１デコーダ、１８は第２
デコーダである。
【００１３】第１デコーダ１７に対してアドレス供給装
置８より第１のアドレス１が渡され、該第１のアドレス
１の下位ビットで第１のタグ部３をアクセスして、該第
１のタグ部３からアドレス１１を読み出す。読み出した
アドレス１１と第１のアドレス１の上位ビットとを比較
して同じものならば、第１のワード線１３によってメモ
リアレイ５から読み出されるデータは有効である。ここ
で出力ラッチ７のラインサイズ、すなわちビット幅はア
ドレス供給装置８が要求しているビット幅より大きいと
仮定すれば、アドレス供給装置８が要求しているビット
部分以外は無効なビットであるといえる。そこで、第１
のワード線１３をワードライン分割装置６を用いてアド
レス供給装置８が要求しているビット部分で分割する。
すると出力ラッチ７には、メモリアレイ５の第１のワー
ド線１３のラインサイズの内の分割されたビット部分の
み出力される。
置８より第１のアドレス１が渡され、該第１のアドレス
１の下位ビットで第１のタグ部３をアクセスして、該第
１のタグ部３からアドレス１１を読み出す。読み出した
アドレス１１と第１のアドレス１の上位ビットとを比較
して同じものならば、第１のワード線１３によってメモ
リアレイ５から読み出されるデータは有効である。ここ
で出力ラッチ７のラインサイズ、すなわちビット幅はア
ドレス供給装置８が要求しているビット幅より大きいと
仮定すれば、アドレス供給装置８が要求しているビット
部分以外は無効なビットであるといえる。そこで、第１
のワード線１３をワードライン分割装置６を用いてアド
レス供給装置８が要求しているビット部分で分割する。
すると出力ラッチ７には、メモリアレイ５の第１のワー
ド線１３のラインサイズの内の分割されたビット部分の
み出力される。
【００１４】また、第１デコーダ１７に対してアドレス
供給装置８より第１のアドレス１が渡されると同時に、
第２デコーダ１８に対してアドレス供給装置８より第２
のアドレス２が渡され、該第２のアドレス２の下位ビッ
トで第２のタグ部４をアクセスして、該第２のタグ部４
からアドレス１２を読み出す。読み出したアドレス１２
と第２のアドレス２の上位ビットとを比較して同じもの
ならば、第２のワード線１４によってメモリアレイ５か
ら読み出されるデータは有効である。ワードライン分割
装置６を用いてアドレス供給装置８が要求しているビッ
ト部分で分割された第２のワード線１４よりの出力は、
出力ラッチ７に出力される。すると出力ラッチ７への出
力は、メモリアレイ５の第２のワード線１４のラインサ
イズの内の分割されたビット部分の出力と、第１のワー
ド線１３のラインサイズの内の分割されたビット部分の
出力とを合わせたものとなる。
供給装置８より第１のアドレス１が渡されると同時に、
第２デコーダ１８に対してアドレス供給装置８より第２
のアドレス２が渡され、該第２のアドレス２の下位ビッ
トで第２のタグ部４をアクセスして、該第２のタグ部４
からアドレス１２を読み出す。読み出したアドレス１２
と第２のアドレス２の上位ビットとを比較して同じもの
ならば、第２のワード線１４によってメモリアレイ５か
ら読み出されるデータは有効である。ワードライン分割
装置６を用いてアドレス供給装置８が要求しているビッ
ト部分で分割された第２のワード線１４よりの出力は、
出力ラッチ７に出力される。すると出力ラッチ７への出
力は、メモリアレイ５の第２のワード線１４のラインサ
イズの内の分割されたビット部分の出力と、第１のワー
ド線１３のラインサイズの内の分割されたビット部分の
出力とを合わせたものとなる。
【００１５】図２は、メモリアレイ５の詳細図である。
図２を用いて出力ラッチ７への命令やデータの読み出し
について詳しく説明する。
図２を用いて出力ラッチ７への命令やデータの読み出し
について詳しく説明する。
【００１６】図２において、１９は第１のワード線１３
を駆動するための第１のドライバ、２０は第２のワード
線１４を駆動するための第２のドライバである。２１〜
２４は、出力ラッチ７に接続されたデータ読み出し線
（ビットライン）である。第１のワード線１３とデータ
読み出し線２１〜２４との交点、及び、第２のワード線
１４とデータ読み出し線２１〜２４との交点には、各々
メモリ素子３１〜３８が設けられている。更に第１及び
第２のワード線１３，１４上には、それぞれ互いに隣接
するメモリ素子間にスイッチ素子４１〜４６が設けられ
ている。ワードライン分割装置６から引き出された分割
線５１〜５３は、スイッチ素子４１〜４６の開閉を制御
するための信号線である。
を駆動するための第１のドライバ、２０は第２のワード
線１４を駆動するための第２のドライバである。２１〜
２４は、出力ラッチ７に接続されたデータ読み出し線
（ビットライン）である。第１のワード線１３とデータ
読み出し線２１〜２４との交点、及び、第２のワード線
１４とデータ読み出し線２１〜２４との交点には、各々
メモリ素子３１〜３８が設けられている。更に第１及び
第２のワード線１３，１４上には、それぞれ互いに隣接
するメモリ素子間にスイッチ素子４１〜４６が設けられ
ている。ワードライン分割装置６から引き出された分割
線５１〜５３は、スイッチ素子４１〜４６の開閉を制御
するための信号線である。
【００１７】さて、第１のドライバ１９が第１のワード
線１３をアクティブにすると同時に、第２のドライバ２
０が第２のワード線１４をアクティブにしたものとす
る。ところが、ワードライン分割装置６がある分割線５
３をアクティブにすると、第１のワード線１３上の１つ
のスイッチ素子４３と第２のワード線１４上の１つのス
イッチ素子４６とがＯＦＦ状態となる。他のスイッチ素
子４１，４２，４４，４５は全てＯＮ状態である。した
がって、出力ラッチ７へは、第１のワード線１３によっ
て選択された一部のメモリ素子３１，３２，３３のデー
タがデータ読み出し線２１，２２，２３を通してブロッ
クＡ〜Ｃに書き込まれる一方、第２のワード線１４によ
って選択された一部のメモリ素子３８のデータがデータ
読み出し線２４を通してブロックＤに書き込まれる。
線１３をアクティブにすると同時に、第２のドライバ２
０が第２のワード線１４をアクティブにしたものとす
る。ところが、ワードライン分割装置６がある分割線５
３をアクティブにすると、第１のワード線１３上の１つ
のスイッチ素子４３と第２のワード線１４上の１つのス
イッチ素子４６とがＯＦＦ状態となる。他のスイッチ素
子４１，４２，４４，４５は全てＯＮ状態である。した
がって、出力ラッチ７へは、第１のワード線１３によっ
て選択された一部のメモリ素子３１，３２，３３のデー
タがデータ読み出し線２１，２２，２３を通してブロッ
クＡ〜Ｃに書き込まれる一方、第２のワード線１４によ
って選択された一部のメモリ素子３８のデータがデータ
読み出し線２４を通してブロックＤに書き込まれる。
【００１８】また、図１のアドレス供給装置８に対して
ＣＰＵ１６から渡されるアドレスが１つしかない場合
は、アドレス供給装置８の中のアドレス生成装置１５が
次のフェッチのためのアドレスを計算により生成する。
これにより、アドレス供給装置８は、常に２つのアドレ
ス１，２を出力することとなる。
ＣＰＵ１６から渡されるアドレスが１つしかない場合
は、アドレス供給装置８の中のアドレス生成装置１５が
次のフェッチのためのアドレスを計算により生成する。
これにより、アドレス供給装置８は、常に２つのアドレ
ス１，２を出力することとなる。
【００１９】以上のように本実施例のキャッシュメモリ
装置によれば、キャッシュメモリに同時に２つのアドレ
スでアクセスして、別々のアドレス要求によるデータを
同一の出力ラッチに出力することができる。また、ＣＰ
Ｕからアドレス供給装置に渡されるアドレスが１つであ
っても、そのアドレスに続く第２のアドレスを計算しキ
ャッシュアクセスをすることで、メモリアレイからの出
力である命令やデータをメモリアレイのラインサイズの
幅でＣＰＵに供給することができる。
装置によれば、キャッシュメモリに同時に２つのアドレ
スでアクセスして、別々のアドレス要求によるデータを
同一の出力ラッチに出力することができる。また、ＣＰ
Ｕからアドレス供給装置に渡されるアドレスが１つであ
っても、そのアドレスに続く第２のアドレスを計算しキ
ャッシュアクセスをすることで、メモリアレイからの出
力である命令やデータをメモリアレイのラインサイズの
幅でＣＰＵに供給することができる。
【００２０】
【発明の効果】以上のように請求項１の発明によれば、
メモリアレイの全てのワードラインを同時に対応するビ
ットラインの部分で分割するためのワードライン分割装
置と、前記分割された各々について独立にアドレス指定
してビットライン出力を得るためのアドレス供給装置
と、前記分割された各々のビット部分を合わせた出力を
得るための出力ラッチとを設けた構成を採用したので、
複数のアドレスによるメモリアレイからの出力である命
令やデータをメモリアレイのラインサイズの幅でＣＰＵ
に供給することができる。
メモリアレイの全てのワードラインを同時に対応するビ
ットラインの部分で分割するためのワードライン分割装
置と、前記分割された各々について独立にアドレス指定
してビットライン出力を得るためのアドレス供給装置
と、前記分割された各々のビット部分を合わせた出力を
得るための出力ラッチとを設けた構成を採用したので、
複数のアドレスによるメモリアレイからの出力である命
令やデータをメモリアレイのラインサイズの幅でＣＰＵ
に供給することができる。
【００２１】また、請求項２の発明によれば、アドレス
供給装置にアドレス自動生成の機能をもたせたので、Ｃ
ＰＵから１つのアドレスのみが与えられる場合でも、メ
モリアレイからの出力である命令やデータをメモリアレ
イのラインサイズの幅でＣＰＵに供給することができ
る。
供給装置にアドレス自動生成の機能をもたせたので、Ｃ
ＰＵから１つのアドレスのみが与えられる場合でも、メ
モリアレイからの出力である命令やデータをメモリアレ
イのラインサイズの幅でＣＰＵに供給することができ
る。
【図１】本発明の実施例におけるキャッシュメモリ装置
の概略構成を示すブロック図である。
の概略構成を示すブロック図である。
【図２】図１中のメモリアレイの内部詳細構成を示す回
路図である。
路図である。
５ メモリアレイ ６ ワードライン分割装置 ８ アドレス供給装置 １３ 第１のワード線 １４ 第２のワード線 １５ アドレス生成装置２１〜２４ データ読み出し線（ビットライン） ５１〜５３ 分割線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/08 G11C 15/04
Claims (2)
- 【請求項１】 ＣＰＵに命令やデータを供給するキャッ
シュメモリ装置であって、 メモリアレイと、 前記メモリアレイの全てのワードラインを同時に対応す
るビットラインの部分で分割するためのワードライン分
割装置と、 前記分割された各々について独立にアドレス指定してビ
ットライン出力を得るためのアドレス供給装置と、 前記分割された各々のビット部分を合わせた出力を得る
ための出力ラッチと を備えたことを特徴とするキャッシ
ュメモリ装置。 - 【請求項２】 前記アドレス供給装置は、ＣＰＵからの
１つのアドレスによるキャッシュアクセスであっても該
アドレスに続く他のアドレスを計算するためのアドレス
生成装置を備えたことを特徴とする請求項１記載のキャ
ッシュメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16771392A JP3257824B2 (ja) | 1992-06-25 | 1992-06-25 | キャッシュメモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16771392A JP3257824B2 (ja) | 1992-06-25 | 1992-06-25 | キャッシュメモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612324A JPH0612324A (ja) | 1994-01-21 |
| JP3257824B2 true JP3257824B2 (ja) | 2002-02-18 |
Family
ID=15854827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16771392A Expired - Fee Related JP3257824B2 (ja) | 1992-06-25 | 1992-06-25 | キャッシュメモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3257824B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN206485775U (zh) | 2017-01-19 | 2017-09-12 | 科丝美诗(中国)化妆品有限公司 | 一种盖子及具有该盖子的包装 |
-
1992
- 1992-06-25 JP JP16771392A patent/JP3257824B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612324A (ja) | 1994-01-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011120 |
|
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