JPH0555905B2 - - Google Patents
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- JPH0555905B2 JPH0555905B2 JP2629686A JP2629686A JPH0555905B2 JP H0555905 B2 JPH0555905 B2 JP H0555905B2 JP 2629686 A JP2629686 A JP 2629686A JP 2629686 A JP2629686 A JP 2629686A JP H0555905 B2 JPH0555905 B2 JP H0555905B2
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- 238000001514 detection method Methods 0.000 claims description 5
- 230000007257 malfunction Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
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- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピユータに関し、特に入
出力装置のエミユレーシヨン回路に関する。
出力装置のエミユレーシヨン回路に関する。
あるコンピユータ：システムに他の既存のシス
テムからソフトウエアを移植しようとする場合の
問題点の１つに、そのソフトウエア中で使用して
いるＩ／Ｏの問題がある。すなわち、新しいシス
テムで使用しているＩ／Ｏのアドレスが既存のシ
ステムで使用しているＩ／Ｏのアドレスと異なる
場合、その部分のＩ／Ｏアドレスをすべて書き換
えてやらなければならない。しかしこの場合、ハ
ードウエア的には全く変更がいらないが、ソフト
ウエアの修正が大変である。そこでソフトウエア
を全く変更せずに移植するため、ハードウエア的
に対処する方法がある。
テムからソフトウエアを移植しようとする場合の
問題点の１つに、そのソフトウエア中で使用して
いるＩ／Ｏの問題がある。すなわち、新しいシス
テムで使用しているＩ／Ｏのアドレスが既存のシ
ステムで使用しているＩ／Ｏのアドレスと異なる
場合、その部分のＩ／Ｏアドレスをすべて書き換
えてやらなければならない。しかしこの場合、ハ
ードウエア的には全く変更がいらないが、ソフト
ウエアの修正が大変である。そこでソフトウエア
を全く変更せずに移植するため、ハードウエア的
に対処する方法がある。
その従来例を第３図と第４図を参照しながら説
明する。
明する。
CPU３０１はプログラムを解読し実行する。
ここでCPU３０１が解読した命令が入出力命令
であるとアドレス生成器３０２によりアドレスを
計算して、外部アドレスバス３０３を通してＩ／
Ｏアドレスを出力し、Ｉ／Ｏバスサイクルを走ら
せる。レジスタ３０７およびレジスタ３０８には
エミユレーシヨンすべきＩ／Ｏアドレスの範囲が
あらかじめ設定されている。すなわち、レジスタ
３０７にはエミユレーシヨンすべき上限のＩ／Ｏ
アドレスが、レジスタ３０８には下限のアドレス
があらかじめ設定されている。
ここでCPU３０１が解読した命令が入出力命令
であるとアドレス生成器３０２によりアドレスを
計算して、外部アドレスバス３０３を通してＩ／
Ｏアドレスを出力し、Ｉ／Ｏバスサイクルを走ら
せる。レジスタ３０７およびレジスタ３０８には
エミユレーシヨンすべきＩ／Ｏアドレスの範囲が
あらかじめ設定されている。すなわち、レジスタ
３０７にはエミユレーシヨンすべき上限のＩ／Ｏ
アドレスが、レジスタ３０８には下限のアドレス
があらかじめ設定されている。
次に、CPU３０１がエミユレーシヨンすべき
Ｉ／Ｏアドレスに対するＩ／Ｏ命令を実行し、
Ｉ／Ｏバスサイクルを走らせたとする。このと
き、外部アドレスバス３０３を通して比較器３０
６にＩ／Ｏアドレスが入力する。一方、比較器３
０６にはレジスタ３０７およびレジスタ３０８が
入力し、実行されたＩ／Ｏアドレスがレジスタ３
０７およびレジスタ３０８の範囲に入つていれば
そのＩ／Ｏバスサイクルがエミユレーシヨンすべ
きＩ／Ｏ命令であると判断し、CPU３０１に対
し割込み線３０９を活性化して知らせる。信号線
３０５は実行中のバスサイクルがＩ／Ｏバスサイ
クルであるときのみ活性化され、比較器３０６に
入力する。信号線３０５が不活性時は比較器３０
６も比較動作をしない。すなわち比較器３０６は
Ｉ／Ｏ命令実行時のみ、そのＩ／Ｏアドレスがレ
ジスタ３０７および３０８に設定されたアドレス
の範囲内に入つているかどうかを判断し、入つて
いればCPU３０１に対し割込み線３０９を活性
化する。
Ｉ／Ｏアドレスに対するＩ／Ｏ命令を実行し、
Ｉ／Ｏバスサイクルを走らせたとする。このと
き、外部アドレスバス３０３を通して比較器３０
６にＩ／Ｏアドレスが入力する。一方、比較器３
０６にはレジスタ３０７およびレジスタ３０８が
入力し、実行されたＩ／Ｏアドレスがレジスタ３
０７およびレジスタ３０８の範囲に入つていれば
そのＩ／Ｏバスサイクルがエミユレーシヨンすべ
きＩ／Ｏ命令であると判断し、CPU３０１に対
し割込み線３０９を活性化して知らせる。信号線
３０５は実行中のバスサイクルがＩ／Ｏバスサイ
クルであるときのみ活性化され、比較器３０６に
入力する。信号線３０５が不活性時は比較器３０
６も比較動作をしない。すなわち比較器３０６は
Ｉ／Ｏ命令実行時のみ、そのＩ／Ｏアドレスがレ
ジスタ３０７および３０８に設定されたアドレス
の範囲内に入つているかどうかを判断し、入つて
いればCPU３０１に対し割込み線３０９を活性
化する。
次に、CPU３０１は割込み線３０９より割込
み要求と検知すると第４図に示すフローで割込み
処理を行なう。すなわち、割込みが発生すると、
CPU３０１は割込みが起きたときのプログラム
のアドレスを退避するため、この情報により、割
込み処理ルーチン内で実行された命令がどのよう
な入出力命令であつたのかを判別する（ステツプ
401）。次に実行された入出力命令を正しい入出力
命令に変換して（ステツプ402）それを実行する
（ステツプ403）。その後再び元のプログラムに戻
る。このような方法をとることで、誤つた入出力
命令を正しい入出力命令に変換して再実行する。
み要求と検知すると第４図に示すフローで割込み
処理を行なう。すなわち、割込みが発生すると、
CPU３０１は割込みが起きたときのプログラム
のアドレスを退避するため、この情報により、割
込み処理ルーチン内で実行された命令がどのよう
な入出力命令であつたのかを判別する（ステツプ
401）。次に実行された入出力命令を正しい入出力
命令に変換して（ステツプ402）それを実行する
（ステツプ403）。その後再び元のプログラムに戻
る。このような方法をとることで、誤つた入出力
命令を正しい入出力命令に変換して再実行する。
上述した従来のＩ／Ｏエミユレーシヨン回路で
は、CPU外部で入出力命令の検出と割込みの発
生制御を行なつており、一度誤つた入出力命令を
実行して、その後再び正しい入出力命令を実行す
るため、もし、誤つて実行された入出力命令のア
ドレスに何か他の入出力装置が割当てられていた
場合はそのシステムが誤動作する可能性があると
いう欠点がある。特に、それが出力命令の場合は
入出力装置を誤プログラシングにしまい、正しい
出力命令を実行する前に誤動作する可能性が大き
い。
は、CPU外部で入出力命令の検出と割込みの発
生制御を行なつており、一度誤つた入出力命令を
実行して、その後再び正しい入出力命令を実行す
るため、もし、誤つて実行された入出力命令のア
ドレスに何か他の入出力装置が割当てられていた
場合はそのシステムが誤動作する可能性があると
いう欠点がある。特に、それが出力命令の場合は
入出力装置を誤プログラシングにしまい、正しい
出力命令を実行する前に誤動作する可能性が大き
い。
本発明のＩ／Ｏエミユレーシヨン回路は入出力
命令検出手段と、第１、第２のデータ保持手段
と、入出力命令検出手段によつて入出力命令が検
出されると、第１、第２のデータ保持手段に格納
されたデータと実行中の前記入出力命令のＩ／Ｏ
アドレスとを比較する比較手段と、比較手段の比
較により、入出力命令のＩ／Ｏアドレスが第１と
第２のデータ保持手段に格納されたデータの範囲
外であれば、入出力バスサイクルを起動して入出
力命令の実行を継続させる入出力バスサイクル制
御手段と、比較手段の比較により、入出力命令の
Ｉ／Ｏアドレスが第１と第２のデータ保持手段内
に格納されたデータの範囲内であれば、内部割込
みを発生する内部割込み発生手段とを有し、割込
み処理によりＩ／Ｏアドレスを変換することを特
徴としている。
命令検出手段と、第１、第２のデータ保持手段
と、入出力命令検出手段によつて入出力命令が検
出されると、第１、第２のデータ保持手段に格納
されたデータと実行中の前記入出力命令のＩ／Ｏ
アドレスとを比較する比較手段と、比較手段の比
較により、入出力命令のＩ／Ｏアドレスが第１と
第２のデータ保持手段に格納されたデータの範囲
外であれば、入出力バスサイクルを起動して入出
力命令の実行を継続させる入出力バスサイクル制
御手段と、比較手段の比較により、入出力命令の
Ｉ／Ｏアドレスが第１と第２のデータ保持手段内
に格納されたデータの範囲内であれば、内部割込
みを発生する内部割込み発生手段とを有し、割込
み処理によりＩ／Ｏアドレスを変換することを特
徴としている。
すなわち、入出力命令を実行する前にCPU内
部で正しい入出力命令か否かを判断し、もし誤つ
た入出力命令であれば誤つたＩ／Ｏバスサイクル
を実行せずに、割込みを起し、正しい入出力命令
だけを実行することができる。
部で正しい入出力命令か否かを判断し、もし誤つ
た入出力命令であれば誤つたＩ／Ｏバスサイクル
を実行せずに、割込みを起し、正しい入出力命令
だけを実行することができる。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明のＩ／Ｏエミユレーシヨン回路
の一実施例を内臓したマイクロプロセツサCPU
のブロツク図である。CPU１０１内には、エミ
ユレーシヨンすべきＩ／Ｏアドレスの範囲つまり
エミユレーシヨンすべき上限のＩ／Ｏアドレス、
下限のＩ／Ｏアドレスが予め設定されたレジスタ
１０７，１０８と、CPU１０１が解読した命令
が入出力命令のときにＩ／Ｏアドレスを生成する
アドレス発生器１０２と、Ｉ／Ｏトラツプフラグ
１０９と、Ｉ／Ｏ命令識別信号１０５が活性時、
アドレス生成器１０２で生成されたＩ／Ｏアドレ
スをレジスタ１０７，１０８に設定したアドレス
と比較し、エミユレーシヨンすべきＩ／Ｏアドレ
スの範囲内にあれば“１”を、範囲外であれば
“０”をＩ／Ｏトラツプフラグ１０９にセツトす
る比較器１０６と、入出力命令が検出されると
Ｉ／Ｏ命令識別信号１０５を活性化し、また、
Ｉ／Ｏトラツプ１０９が“０”であればアドレス
出力制御線１１０を活性化してゲート１１１を開
き、“１”であれば割込み処理のマイクロプログ
ラムを起動するマイクロプログラム１１２が設け
られている。
の一実施例を内臓したマイクロプロセツサCPU
のブロツク図である。CPU１０１内には、エミ
ユレーシヨンすべきＩ／Ｏアドレスの範囲つまり
エミユレーシヨンすべき上限のＩ／Ｏアドレス、
下限のＩ／Ｏアドレスが予め設定されたレジスタ
１０７，１０８と、CPU１０１が解読した命令
が入出力命令のときにＩ／Ｏアドレスを生成する
アドレス発生器１０２と、Ｉ／Ｏトラツプフラグ
１０９と、Ｉ／Ｏ命令識別信号１０５が活性時、
アドレス生成器１０２で生成されたＩ／Ｏアドレ
スをレジスタ１０７，１０８に設定したアドレス
と比較し、エミユレーシヨンすべきＩ／Ｏアドレ
スの範囲内にあれば“１”を、範囲外であれば
“０”をＩ／Ｏトラツプフラグ１０９にセツトす
る比較器１０６と、入出力命令が検出されると
Ｉ／Ｏ命令識別信号１０５を活性化し、また、
Ｉ／Ｏトラツプ１０９が“０”であればアドレス
出力制御線１１０を活性化してゲート１１１を開
き、“１”であれば割込み処理のマイクロプログ
ラムを起動するマイクロプログラム１１２が設け
られている。
次に、本実施例の動作を説明する。
CPU１０１はフエツチした命令を解読し実行
する。CPU１０１は命令を解読するとマイクロ
プログラム１１２を実行する。ここで解読した命
令が入出力命令である場合、マイクロプログラム
１１２の中の入出力命令用のマイクロプログラム
が走る。第２図はこの入出力命令用マイクロプロ
グラムのフローチヤートである。初期状態におい
てアドレス出力制御線１１０は不活性状態であ
り、ゲート１１１によりアドレスの外部への出力
を強制的に抑えている。まず、アドレス生成器に
よりＩ／Ｏアドレスを発生する。次に、レジスタ
１０７とレジスタ１０８にあらかじめ設定されて
いるアドレスと、発生したＩ／Ｏアドレスを比較
器１０６で比較し、発生したＩ／Ｏアドレスが設
定されているアドレスの範囲内に入つていれば
Ｉ／Ｏトラツプフラグ１０９を“１”にセツトす
る。次にマイクロプログラムはＩ／Ｏトラツプフ
ラグ１０９を調べ（ステツプ201）、“０”であれ
ばアドレス出力制御線１１０を活性化し、ゲート
１１１をあけて前記Ｉ／Ｏアドレスを外部アドレ
スバス１０３へ出力し、Ｉ／Ｏバスサイクルを走
らせ、Ｉ／Ｏ命令の実行を完了する（ステツプ
204）。一方、Ｉ／Ｏトラツプフラグ１０９が
“１”あれば、アドレス出力制御線１１０は不活
性状態のままであり、外部アドレスバス１０３に
Ｉ／Ｏアドレスを出力しない。さらに、Ｉ／Ｏト
ラツプフラグ１０９が“１”であるためマイクロ
プログラム１１２は割込み処理のマイクロプログ
ラムを起動し、割込み処理ルーチンへ分岐する
（ステツプ203）。割込み処理ルーチンへ分岐後は
割込みの発生したアドレスを、割込み時にスタツ
フに退避した命令ポインタの値から調べ、そこに
格納されている誤つた入出力命令を正しい入出力
命令に交換して、再度Ｉ／Ｏアドレスを発行す
る。新たに発行された正しいＩ／Ｏアドレスはレ
ジスタ１０７とレジスタ１０８に設定されたアド
レスの範囲に入つていないため、比較器１０６は
Ｉ／Ｏトラツプフラグ１０９を“１”にセツトし
ない。そのため、アドレス出力制御線１１０は活
性化されゲート１１１をあけてＩ／Ｏアドレスを
外部アドレスバス１０３へ出力し、Ｉ／Ｏバスサ
イクルを実行し、入出力命令の実行を完了する。
する。CPU１０１は命令を解読するとマイクロ
プログラム１１２を実行する。ここで解読した命
令が入出力命令である場合、マイクロプログラム
１１２の中の入出力命令用のマイクロプログラム
が走る。第２図はこの入出力命令用マイクロプロ
グラムのフローチヤートである。初期状態におい
てアドレス出力制御線１１０は不活性状態であ
り、ゲート１１１によりアドレスの外部への出力
を強制的に抑えている。まず、アドレス生成器に
よりＩ／Ｏアドレスを発生する。次に、レジスタ
１０７とレジスタ１０８にあらかじめ設定されて
いるアドレスと、発生したＩ／Ｏアドレスを比較
器１０６で比較し、発生したＩ／Ｏアドレスが設
定されているアドレスの範囲内に入つていれば
Ｉ／Ｏトラツプフラグ１０９を“１”にセツトす
る。次にマイクロプログラムはＩ／Ｏトラツプフ
ラグ１０９を調べ（ステツプ201）、“０”であれ
ばアドレス出力制御線１１０を活性化し、ゲート
１１１をあけて前記Ｉ／Ｏアドレスを外部アドレ
スバス１０３へ出力し、Ｉ／Ｏバスサイクルを走
らせ、Ｉ／Ｏ命令の実行を完了する（ステツプ
204）。一方、Ｉ／Ｏトラツプフラグ１０９が
“１”あれば、アドレス出力制御線１１０は不活
性状態のままであり、外部アドレスバス１０３に
Ｉ／Ｏアドレスを出力しない。さらに、Ｉ／Ｏト
ラツプフラグ１０９が“１”であるためマイクロ
プログラム１１２は割込み処理のマイクロプログ
ラムを起動し、割込み処理ルーチンへ分岐する
（ステツプ203）。割込み処理ルーチンへ分岐後は
割込みの発生したアドレスを、割込み時にスタツ
フに退避した命令ポインタの値から調べ、そこに
格納されている誤つた入出力命令を正しい入出力
命令に交換して、再度Ｉ／Ｏアドレスを発行す
る。新たに発行された正しいＩ／Ｏアドレスはレ
ジスタ１０７とレジスタ１０８に設定されたアド
レスの範囲に入つていないため、比較器１０６は
Ｉ／Ｏトラツプフラグ１０９を“１”にセツトし
ない。そのため、アドレス出力制御線１１０は活
性化されゲート１１１をあけてＩ／Ｏアドレスを
外部アドレスバス１０３へ出力し、Ｉ／Ｏバスサ
イクルを実行し、入出力命令の実行を完了する。
以上説明したように本発明は、入出力命令の検
出や割込みの発生制御をCPU内部で行なうこと
により、誤つた入出力命令を実行せずに割込みを
発生することができないため、そのシステムに対
し誤動作を引き起すこともなく、効果的なＩ／Ｏ
のエミユレーシヨンが可能となる効果がある。
出や割込みの発生制御をCPU内部で行なうこと
により、誤つた入出力命令を実行せずに割込みを
発生することができないため、そのシステムに対
し誤動作を引き起すこともなく、効果的なＩ／Ｏ
のエミユレーシヨンが可能となる効果がある。
第１図は本発明のＩ／Ｏエミユレーシヨン回路
の一実施例を有するCPUのブロツク図、第２図
は第１図の実施例の入出力命令のマイクロプログ
ラムのフローチヤート、第３図は従来のＩ／Ｏエ
ミユレーシヨン回路を示すCPUのブロツク図、
第４図は割込み処理ルーチン内での処理フローチ
ヤートである。 １０１……CPU、１０２……アドレス生成器、
１０３……外部アドレスバス、１０５……Ｉ／Ｏ
命令識別信号、１０６……比較器、１０７……上
限アドレスのレジスタ、１０８……下限アドレス
のレジスタ、１０９……Ｉ／Ｏトラツプフラグ、
１１０……アドレス出力制御線、１１１……ゲー
ト、１１２……マイクロプログラム。
の一実施例を有するCPUのブロツク図、第２図
は第１図の実施例の入出力命令のマイクロプログ
ラムのフローチヤート、第３図は従来のＩ／Ｏエ
ミユレーシヨン回路を示すCPUのブロツク図、
第４図は割込み処理ルーチン内での処理フローチ
ヤートである。 １０１……CPU、１０２……アドレス生成器、
１０３……外部アドレスバス、１０５……Ｉ／Ｏ
命令識別信号、１０６……比較器、１０７……上
限アドレスのレジスタ、１０８……下限アドレス
のレジスタ、１０９……Ｉ／Ｏトラツプフラグ、
１１０……アドレス出力制御線、１１１……ゲー
ト、１１２……マイクロプログラム。
Claims (1)
- 【特許請求の範囲】 １ 入出力命令検出手段と、第１、第２のデータ
保持手段と、入出力命令検出手段によつて出力命
令が検出されると、第１、第２のデータ保持手段
に格納されたデータと実行中の前記入出力命令の
Ｉ／Ｏアドレスとを比較する比較手段と、 比較手段の比較により、入出力命令のＩ／Ｏア
ドレスが第１と第２のデータ保持手段に格納され
たデータの範囲外であれば、入出力バスサイクル
を起動して入出力命令の実行を継続させ、入出力
バスサイクル制御手段と、比較手段の比較によ
り、入出力命令のＩ／Ｏアドレスが第１と第２の
データ保持手段内に格納されたデータの範囲内で
あれば、内部割込みを発生する内部割込み発生手
段とを有し、割込み処理によりＩ／Ｏアドレスを
変換することを特徴とするＩ／Ｏエミユレーシヨ
ン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2629686A JPS62182959A (ja) | 1986-02-07 | 1986-02-07 | Ｉ／ｏエミユレ−シヨン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2629686A JPS62182959A (ja) | 1986-02-07 | 1986-02-07 | Ｉ／ｏエミユレ−シヨン回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62182959A JPS62182959A (ja) | 1987-08-11 |
| JPH0555905B2 true JPH0555905B2 (ja) | 1993-08-18 |
Family
ID=12189361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2629686A Granted JPS62182959A (ja) | 1986-02-07 | 1986-02-07 | Ｉ／ｏエミユレ−シヨン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62182959A (ja) |
-
1986
- 1986-02-07 JP JP2629686A patent/JPS62182959A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62182959A (ja) | 1987-08-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |