JPS5848150A - 障害波及防止方式 - Google Patents
障害波及防止方式Info
- Publication number
- JPS5848150A JPS5848150A JP56146616A JP14661681A JPS5848150A JP S5848150 A JPS5848150 A JP S5848150A JP 56146616 A JP56146616 A JP 56146616A JP 14661681 A JP14661681 A JP 14661681A JP S5848150 A JPS5848150 A JP S5848150A
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- JP
- Japan
- Prior art keywords
- instruction
- register
- fault
- arithmetic
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、マイクロプログラム制御を用いた処理装置に
おける、障害発生時の障害波及防止方式％式％ 電子交換機の中央制御装置等のごとき処理装置において
は、マイクロプログラム制御が用いられていて、ある演
算の結果を用いて次の処理を行い、その処理の結果を用
いてさらに次の処理を行う、順序的処理が行われること
が多い。従って、ある段階における命令やデータに誤り
が発生すると、引続いて行われる以降の段階の処理がす
べて誤ったものとなる、障害波及の現象が生じる。
おける、障害発生時の障害波及防止方式％式％ 電子交換機の中央制御装置等のごとき処理装置において
は、マイクロプログラム制御が用いられていて、ある演
算の結果を用いて次の処理を行い、その処理の結果を用
いてさらに次の処理を行う、順序的処理が行われること
が多い。従って、ある段階における命令やデータに誤り
が発生すると、引続いて行われる以降の段階の処理がす
べて誤ったものとなる、障害波及の現象が生じる。
このような場合、誤り発生以後の動作を速やかに停止す
るとともに、既に蓄積されているデータを破壊しないよ
うにすることが望ましい。
るとともに、既に蓄積されているデータを破壊しないよ
うにすることが望ましい。
従来、電子交換機の中央処理装置における障害波及防止
方式、として、次のごとき方法が行われていた。
方式、として、次のごとき方法が行われていた。
（１） デスチネーションレジスタの破壊禁止メモリ
または通話路制御装置からデータを読゛出す際にエラー
が発生した場合は、そのデータまたはそのデータを使用
した演算結果の格納先であるデスチネーションレジスタ
を書込み禁止とし、条件判定を行うコンディションコー
ド（ＣＤのの状態を変化させない。
または通話路制御装置からデータを読゛出す際にエラー
が発生した場合は、そのデータまたはそのデータを使用
した演算結果の格納先であるデスチネーションレジスタ
を書込み禁止とし、条件判定を行うコンディションコー
ド（ＣＤのの状態を変化させない。
（２） メモリストアの禁止
メモリに対するストア動作を竹う際にエラーが発生した
場合は、書込みを禁止する。
場合は、書込みを禁止する。
（３）通話路制御オーダの送出禁止
通話路制御装置へ送出するオーダをメモリから読出す際
にエラーが発生した場合は、そのオーダの通話路制御装
置への送出を禁止する。
にエラーが発生した場合は、そのオーダの通話路制御装
置への送出を禁止する。
（４） チャネル制御オーダの送出禁止チャネル制御
装置へ送出するオーダをメモリから読出す際にエラーが
発生した場合は、そのオーダのチャネル制御装置への送
出を禁止する。
装置へ送出するオーダをメモリから読出す際にエラーが
発生した場合は、そのオーダのチャネル制御装置への送
出を禁止する。
（６） 命令の無効化
命令を読出す際にエラーが発生した場合は、その命令を
無効として次命令の読出しを行う。
無効として次命令の読出しを行う。
第１図は命令形式を例示したものである。同図において
、（ａ）は単一のメモリアクセスのみを行う汎用命令の
一例を示し、Ｉは命令の取出しを行う命令フェッチ（ｒ
ｐａｔｃｈ＞、ｐはオペランドの取出しを行うオペラ
ンド７エツチ（Ｆｒａｍ）、ｘはアドレスを計算するイ
ンデクシング（Ｉｔｕｉｍｉｎｇ）、Ａは演算サイクル
である。今、第１図（→において、オペランドフェッチ
Ｐの部分で工２−が発生した場合、演算サイクルＡの部
分のマイクロプログラムの実行を停止することにより障
害波及を防止することができる。
、（ａ）は単一のメモリアクセスのみを行う汎用命令の
一例を示し、Ｉは命令の取出しを行う命令フェッチ（ｒ
ｐａｔｃｈ＞、ｐはオペランドの取出しを行うオペラ
ンド７エツチ（Ｆｒａｍ）、ｘはアドレスを計算するイ
ンデクシング（Ｉｔｕｉｍｉｎｇ）、Ａは演算サイクル
である。今、第１図（→において、オペランドフェッチ
Ｐの部分で工２−が発生した場合、演算サイクルＡの部
分のマイクロプログラムの実行を停止することにより障
害波及を防止することができる。
しかしながら、高級言語の処理及びソフトウェアの機能
をマイクロプログラムにもたせることにより処理能力の
向上等を目的として、複合命令が用いられることが多く
なった。第１図において（６）は複合命令の一例を示し
、ｘｏ 、ＸＩ ＋ ｘ、はそれぞれインデクシング、
Ｐａ、Ｐ＞＊Ｐ＊ ａそれぞれオペランドフェッチ、ｊ
Ｏｓ Ａ１＊ Ａ１はそれぞれ演算サイクルである。第
１図（６）に示す複合命令において、オペランドフェッ
チＰ、の部分でエラーが発生した場合、演算サイクルＡ
、の部分の動作を停止しても、次のインデクタングＸ１
以降演算サイクルＡ、までの動作停止は不可能である。
をマイクロプログラムにもたせることにより処理能力の
向上等を目的として、複合命令が用いられることが多く
なった。第１図において（６）は複合命令の一例を示し
、ｘｏ 、ＸＩ ＋ ｘ、はそれぞれインデクシング、
Ｐａ、Ｐ＞＊Ｐ＊ ａそれぞれオペランドフェッチ、ｊ
Ｏｓ Ａ１＊ Ａ１はそれぞれ演算サイクルである。第
１図（６）に示す複合命令において、オペランドフェッ
チＰ、の部分でエラーが発生した場合、演算サイクルＡ
、の部分の動作を停止しても、次のインデクタングＸ１
以降演算サイクルＡ、までの動作停止は不可能である。
そこで第１図（６）に示されたごとき複合命令に対して
、従来技術で障害波及防止を行お、うとする場合は、複
合命令を構成する各命令サイクルの終りごとに、障害発
生による割込みがあったか否かをチェックする、割込原
因解析マイクロプログラムを実行しなければならない。
、従来技術で障害波及防止を行お、うとする場合は、複
合命令を構成する各命令サイクルの終りごとに、障害発
生による割込みがあったか否かをチェックする、割込原
因解析マイクロプログラムを実行しなければならない。
第２図は、割込原因解析マイクロプログラムを示してい
る。第２図のマイクロプログラム紘、各命令の終シごと
に障害発生に基づくメそり系に対する割込み原因の有無
をチェックして、割込原因がなければ次の段階を実行し
、割込原因があったとき紘メそり系に対する割込マスク
の有無を調べて、割込マスクがかかつていたらそのまま
次の段階を実行するが、割込マスクがかかつていないと
きは、その命令の実行を中止して次の命令をフェッチす
ることを示している。
る。第２図のマイクロプログラム紘、各命令の終シごと
に障害発生に基づくメそり系に対する割込み原因の有無
をチェックして、割込原因がなければ次の段階を実行し
、割込原因があったとき紘メそり系に対する割込マスク
の有無を調べて、割込マスクがかかつていたらそのまま
次の段階を実行するが、割込マスクがかかつていないと
きは、その命令の実行を中止して次の命令をフェッチす
ることを示している。
このようなマイクロプログラムを各命令サイクルの終シ
ごとに実行することは、命令の演算の増加を来たし、ひ
いては処理能力の低下を招くことになることは明らかで
あって、好ましくない。
ごとに実行することは、命令の演算の増加を来たし、ひ
いては処理能力の低下を招くことになることは明らかで
あって、好ましくない。
本発明線、このような従来技術の欠点を除去しようとす
るものであって、その目的は、複食命令寮行の際の障害
波及防止を、演算時間の増加を来たすことなく行うこと
ができる、簡単にして効果的な方式を提供することにあ
る。
るものであって、その目的は、複食命令寮行の際の障害
波及防止を、演算時間の増加を来たすことなく行うこと
ができる、簡単にして効果的な方式を提供することにあ
る。
本発明の障害波及防止方式線、障害発生時セットされ命
令終了時リセットされる一時記憶手段と、該一時記憶手
段の出力によってオンオフを制御されるゲート手段とを
設けて、障害発生以後命令の終了まで、複合命令からな
るマイクロ命令の実行に必要な演算指示信号、書込先指
示信号および制御信号の送出を抑止するようにしたもの
である。
令終了時リセットされる一時記憶手段と、該一時記憶手
段の出力によってオンオフを制御されるゲート手段とを
設けて、障害発生以後命令の終了まで、複合命令からな
るマイクロ命令の実行に必要な演算指示信号、書込先指
示信号および制御信号の送出を抑止するようにしたもの
である。
以下、実施例について本発明の詳細な説明す今。
第６図は、本発明の障害波及防止方式が適用される、中
央制御装置のマイクロプログラムコントロール部を示し
ている。同図において、Ｈはプログラムを格納する主記
憶装置、Ｍ−ＣＴＬはＫＮとの間のデータの転送を制御
するメモリコントローラ、ＩＲは実行する命令を格納す
るインストラクションレジスタ、ＭＢＲはＫＭからの読
出データを一時蓄積するメモリバッファレジスタ、ＤＢ
ＳはＭＢＲ，ＩＲ等の読出しデータ用のデータ、バス、
ＣＭハマイクロプログラムを格納する制御メモリ、ＭＡ
Ｐは各命令に対応した制御−メモリＣＭのトップアドレ
ス、動作のタイプおよび制御情報を記憶しているマツプ
メモリ、ＳＥＱは制御メモリＣＭのアドレスを制御する
シーケンサ、ＣＭＩＲはマイクロ命令を一時記憶するレ
ジスタ、ＲＥＯはプログラム用の汎用レジスタ、ＡＬＵ
は演算を行う演算回路である。
央制御装置のマイクロプログラムコントロール部を示し
ている。同図において、Ｈはプログラムを格納する主記
憶装置、Ｍ−ＣＴＬはＫＮとの間のデータの転送を制御
するメモリコントローラ、ＩＲは実行する命令を格納す
るインストラクションレジスタ、ＭＢＲはＫＭからの読
出データを一時蓄積するメモリバッファレジスタ、ＤＢ
ＳはＭＢＲ，ＩＲ等の読出しデータ用のデータ、バス、
ＣＭハマイクロプログラムを格納する制御メモリ、ＭＡ
Ｐは各命令に対応した制御−メモリＣＭのトップアドレ
ス、動作のタイプおよび制御情報を記憶しているマツプ
メモリ、ＳＥＱは制御メモリＣＭのアドレスを制御する
シーケンサ、ＣＭＩＲはマイクロ命令を一時記憶するレ
ジスタ、ＲＥＯはプログラム用の汎用レジスタ、ＡＬＵ
は演算を行う演算回路である。
第５図の回路の１作は次のようにして行われる。
まず命令７エツチによって、次に実行すべき命令を主記
憶装置ＫＭからメモリコントローラＭ−ＣＴＬを経由し
てインストラクションレジスタＩＨにとり込み、レジス
タＩＢにとり込まれた内容のうちの命令のタイプを示す
情報によって、マツプメモリＭＡＰをアクセスする。メ
モリＭＡＰはその命令に特有の制御情報や動作のタイプ
を各部に送出するとともに、シーケンサＳＥＱの入力に
その命令のマイクロプログラムのトップアドレスを送出
する。
憶装置ＫＭからメモリコントローラＭ−ＣＴＬを経由し
てインストラクションレジスタＩＨにとり込み、レジス
タＩＢにとり込まれた内容のうちの命令のタイプを示す
情報によって、マツプメモリＭＡＰをアクセスする。メ
モリＭＡＰはその命令に特有の制御情報や動作のタイプ
を各部に送出するとともに、シーケンサＳＥＱの入力に
その命令のマイクロプログラムのトップアドレスを送出
する。
シーケンサＳＥＱは、命令の最初は制御メモＩＪ ＣＭ
にそのトップアドレスを送出する。これによって最初の
マイクロ命令がレジスタＣＭＩＨにセットされて、レジ
スタＣＭＩＲからマイクロ命令の実行に必要な操作を各
部に指示する信号が出力される。
にそのトップアドレスを送出する。これによって最初の
マイクロ命令がレジスタＣＭＩＨにセットされて、レジ
スタＣＭＩＲからマイクロ命令の実行に必要な操作を各
部に指示する信号が出力される。
すなわち演算回路ＡＬＵにおいて行うべき演算の内容が
減算であるか加算であるか等を指示する演算指示信号、
演算を行うべきデータを格納し光レジスタが、汎用レジ
スタＲＥＧあるいはデータバスＤＥＳに接続したメモリ
パツファビジスタＨＥＲ％のレジスタのいずれであるか
番指示するソースレジスタ選択信号、演算結果等を薔込
むべきレジスタを指示する書込先指示信号、外部装置等
に対する動作指示、例えば主記憶装置ＭＭへの読出し指
示等を行う制御信号が出力される。これと同時に、マイ
クロ命令のアドレス制御部すなわちマイクロアドレス制
御信号によってシーケンサＳＥＱを制御して、次のマイ
クロ命令のアドレスを制御メモリＣＭに送出する。この
ようにして、命令の終了までマイクロ命令の動作を続け
る。
減算であるか加算であるか等を指示する演算指示信号、
演算を行うべきデータを格納し光レジスタが、汎用レジ
スタＲＥＧあるいはデータバスＤＥＳに接続したメモリ
パツファビジスタＨＥＲ％のレジスタのいずれであるか
番指示するソースレジスタ選択信号、演算結果等を薔込
むべきレジスタを指示する書込先指示信号、外部装置等
に対する動作指示、例えば主記憶装置ＭＭへの読出し指
示等を行う制御信号が出力される。これと同時に、マイ
クロ命令のアドレス制御部すなわちマイクロアドレス制
御信号によってシーケンサＳＥＱを制御して、次のマイ
クロ命令のアドレスを制御メモリＣＭに送出する。この
ようにして、命令の終了までマイクロ命令の動作を続け
る。
第４図は本発明の障害波及防止方式の一実施例を示し、
第３図に示されたマイクロプログラムコン°トロール部
に、本発明方式の特徴で、ある動作保鏝のためのゲート
を追加°した部分的回路図を示している。同図において
、第３図における、と同じ部分は同じ符号で示されてお
り、Ｇ＠ａゲート、ｋｔは動作保線フリップフロップ、
０１〜Ｇｓは動作像映ゲートである。
第３図に示されたマイクロプログラムコン°トロール部
に、本発明方式の特徴で、ある動作保鏝のためのゲート
を追加°した部分的回路図を示している。同図において
、第３図における、と同じ部分は同じ符号で示されてお
り、Ｇ＠ａゲート、ｋｔは動作保線フリップフロップ、
０１〜Ｇｓは動作像映ゲートである。
今、動作の保護を必要とする割込原因が発生し、かつ割
込マスクがセットされていないとき、グー） Ｇｏの出
力によって７リツプフロツプＦ／ｐがセットされる。フ
リップフロップＦ／ｐがセットされると、その出力によ
って動作保護グー）Ｇｌ−Ｇｓが閉じ、これによつそレ
ジスタＣＭＩＲからの信号出力のうち、演算回路ＡＬＵ
において行うべき演算の内容を指示する演算指示信号、
演算結果等を書込むべきレジスタを指示する書込先指示
信号、および外部装置等に対する動作指示を行う制御信
号の送出が阻止されて、障害の波及が防止される。但し
制御信号のうち、次命令の命令フェッチ信号は阻止しな
い。このフリップフロックＩＩ／ｐのリセットは、次命
゛令の命令フェッチ要求信号によってもよく、またはマ
イクロプログラムの制御信号に別にリセット用の信号を
設けてもよい。
込マスクがセットされていないとき、グー） Ｇｏの出
力によって７リツプフロツプＦ／ｐがセットされる。フ
リップフロップＦ／ｐがセットされると、その出力によ
って動作保護グー）Ｇｌ−Ｇｓが閉じ、これによつそレ
ジスタＣＭＩＲからの信号出力のうち、演算回路ＡＬＵ
において行うべき演算の内容を指示する演算指示信号、
演算結果等を書込むべきレジスタを指示する書込先指示
信号、および外部装置等に対する動作指示を行う制御信
号の送出が阻止されて、障害の波及が防止される。但し
制御信号のうち、次命令の命令フェッチ信号は阻止しな
い。このフリップフロックＩＩ／ｐのリセットは、次命
゛令の命令フェッチ要求信号によってもよく、またはマ
イクロプログラムの制御信号に別にリセット用の信号を
設けてもよい。
第５図は本発明の障害波及防止方式を適用した場合の命
令の実行を説明している。同図において（→は複合命令
を示し、第１図（６）に示されたも″のと同様である。
令の実行を説明している。同図において（→は複合命令
を示し、第１図（６）に示されたも″のと同様である。
今、この複合命令におけるオペランドフェッチＰ・で障
害が発生したとする。（６）は動作保護フリップフロッ
プの動作を示し、命令Ｐ・の終りで７リツプフロツプが
セットされ、これによって動作保鏝ゲートが閉じて以後
の演算指示信号、書込先指示信号および制御信号の出力
が停止される。すな、わち演算指示信号が抑止されたこ
とによって、演算回路ＡＬＵは演算を実行せずマイクロ
命令における演算部Ａ、、 ＡＩ 、 Ａ、の演算の操
作が停止される。また書込先指示信号が抑止されたこと
によって、演算結果を書込むべきレジスタの指示が行わ
れなくなる。さらに制御信号が抑止されたことによって
、オペランドを取出すオペランドフェッチＰ１ｓＦｌと
、オペランド７エツチｐｌ、ｐ、のアドレスをそれぞれ
計算するインデクシングｘ１゜Ｘ、の動作が停止される
。従って演算サイクルＡ。
害が発生したとする。（６）は動作保護フリップフロッ
プの動作を示し、命令Ｐ・の終りで７リツプフロツプが
セットされ、これによって動作保鏝ゲートが閉じて以後
の演算指示信号、書込先指示信号および制御信号の出力
が停止される。すな、わち演算指示信号が抑止されたこ
とによって、演算回路ＡＬＵは演算を実行せずマイクロ
命令における演算部Ａ、、 ＡＩ 、 Ａ、の演算の操
作が停止される。また書込先指示信号が抑止されたこと
によって、演算結果を書込むべきレジスタの指示が行わ
れなくなる。さらに制御信号が抑止されたことによって
、オペランドを取出すオペランドフェッチＰ１ｓＦｌと
、オペランド７エツチｐｌ、ｐ、のアドレスをそれぞれ
計算するインデクシングｘ１゜Ｘ、の動作が停止される
。従って演算サイクルＡ。
からＡ！にいたるマイクロ命令は実行されないことにな
り、障害の波及が防止される。
り、障害の波及が防止される。
以上説明したように本発明の障害波及防止方式によれば
、複合命令実行時の障害波及防止を、割込原因解析プロ
グラムを実行することなく行うことができ、従って演算
時間の増加をきたすことがない０本発明の゛方式によれ
ば、簡単な構成で処理能力の低下を招くことなく障害波
及の防止を行うことができるので、極めて効果的である
。
、複合命令実行時の障害波及防止を、割込原因解析プロ
グラムを実行することなく行うことができ、従って演算
時間の増加をきたすことがない０本発明の゛方式によれ
ば、簡単な構成で処理能力の低下を招くことなく障害波
及の防止を行うことができるので、極めて効果的である
。
第１図は命令形式を例示する説明図、第２図は割込原因
解析マイクロプログラムを示すフローチャート、第５図
は本発明の障害波及防止方式が適用される中央制御装置
のマイクロプログラムコントロール部の構成を示すブロ
ック図、第４図は本発明の障害波及防止方式の一実施例
を示す部分的回路図、第５図は本発明の障害波及防止方
式を適用した場合における命令の実行を示す説明図であ
る。 ＭＷ・・・主記憶装置、Ｍ−ＣＴＬ・・・メモリコント
ローラ、ＩＲ・・・インストラクションレジスタ、ＣＭ
・・・制御メモリ、ＭＡＰ・・・マツプメモリ、ＭＢＲ
・・・メモリバッファレジスタ、ＤＢＳ・・・データバ
ス、ＲＥＧ・・・汎用レジスタ、ＡＬＵ・・・演算装置
、ＳＥＱ・・・シーケンサ、ＣＭ’ｌＢ・・・レジスタ
、Ｇｏ・・・グー）、Ｆ／Ｆ・・・動作保護７リツプフ
ロツプ、０１〜Ｇｌ・・・動作保護ゲート特許出願人富
士通株式会社 代理人弁理士 玉 蟲 久 五 部（外３名）第１ｉａ 第２面 第３ｉ２１ 渭興１［水Ｎｔ
解析マイクロプログラムを示すフローチャート、第５図
は本発明の障害波及防止方式が適用される中央制御装置
のマイクロプログラムコントロール部の構成を示すブロ
ック図、第４図は本発明の障害波及防止方式の一実施例
を示す部分的回路図、第５図は本発明の障害波及防止方
式を適用した場合における命令の実行を示す説明図であ
る。 ＭＷ・・・主記憶装置、Ｍ−ＣＴＬ・・・メモリコント
ローラ、ＩＲ・・・インストラクションレジスタ、ＣＭ
・・・制御メモリ、ＭＡＰ・・・マツプメモリ、ＭＢＲ
・・・メモリバッファレジスタ、ＤＢＳ・・・データバ
ス、ＲＥＧ・・・汎用レジスタ、ＡＬＵ・・・演算装置
、ＳＥＱ・・・シーケンサ、ＣＭ’ｌＢ・・・レジスタ
、Ｇｏ・・・グー）、Ｆ／Ｆ・・・動作保護７リツプフ
ロツプ、０１〜Ｇｌ・・・動作保護ゲート特許出願人富
士通株式会社 代理人弁理士 玉 蟲 久 五 部（外３名）第１ｉａ 第２面 第３ｉ２１ 渭興１［水Ｎｔ
Claims (1)
- マイクロプログラムによって制御されマイクロ命令を一
時記憶するレジスタを有し、マイクロ命令の行う操作に
必要な演算指示信号、書込先指示信号および制御信号を
該レジスタから出力する制御装置において、障害発生時
セットされ命令終了時リセットされる一時記憶手段と、
該一時記憶手段の出力によってオンオフを制御されるゲ
ート手段とを設け、該ゲート手段によって前記演算指示
信号、書込先指示信号および制御信号の送出を抑止する
ことを特徴とする障害波及防止方式。゛
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146616A JPS5848150A (ja) | 1981-09-17 | 1981-09-17 | 障害波及防止方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56146616A JPS5848150A (ja) | 1981-09-17 | 1981-09-17 | 障害波及防止方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5848150A true JPS5848150A (ja) | 1983-03-22 |
Family
ID=15411760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56146616A Pending JPS5848150A (ja) | 1981-09-17 | 1981-09-17 | 障害波及防止方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5848150A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6065107A (en) * | 1996-09-13 | 2000-05-16 | International Business Machines Corporation | System for restoring register data in a pipelined data processing system using latch feedback assemblies |
-
1981
- 1981-09-17 JP JP56146616A patent/JPS5848150A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6065107A (en) * | 1996-09-13 | 2000-05-16 | International Business Machines Corporation | System for restoring register data in a pipelined data processing system using latch feedback assemblies |
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