JPH07175652A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】１クロックサイクルで２命令を同時に発行する
可変長命令セットをもつマイクロプロセッサの、命令列
のアラインを行なうハードウェアを簡単化する。 【構成】上位ハーフワードの主要部は、バッファ１ａ〜
１ｄが外部メモリ６と接続され、その出力はコントロー
ル・ロジック３にそれぞれ接続され、バッファ１ａがア
ライナ２ａおよび２ｂに、バッファ１ｂがアライナ２ｂ
に、バッファ１ｃがアライナ２ｄおよび２ｆに、バッフ
ァ１ｄがアライナ２ｆおよびバッファ１ｆにそれぞれ接
続され、アライナ２ｆの出力端はバッファ１ｅに接続さ
れる。バッファ１ｅおよび１ｆの出力端はアライナ２ａ
および２ｄに、アライナ２ａおよび２ｄの出力端はアラ
イナ２ｃおよび２ｅに、アライナ２ｂの出力端はアライ
ナ２ｃおよび２ｅに接続され、アライナ２ｃおよび２ｅ
は上位１６ビットおよび下位１６ビットのデータとして
出力される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプロセッサに係
わり、特に可変長の命令セットを有するマイクロプロセ
ッサの命令デコードに関する。

【０００２】

【従来の技術】一般にコンピュータ・システムのＣＰＵ
時間は、１命令あたりの平均クロック数をＣＰＩ（ｃｌ
ｏｃｋ ｐｅｒ ｉｎｓｔｒｕｃｔｉｏｎ）とすると、 ＣＰＵ時間＝（命令数）×ＣＰＩ×（クロックのサイク
ル時間） によって決る。

【０００３】マイクロプロセッサにおけるＲＩＳＣ（ｒ
ｅｄｕｃｅｄ ｉｎｓｔｒｕｃｔｉｏｎ ｓｅｔ ｃｏ
ｍｐｕｔｅｒ）アーキテクチァは命令数が少なくコンパ
イラとの整合性を考慮して簡単で効率の良さを指向した
アーキテクチァであリ、ＣＰＩを１に近づけることによ
ってＣＰＵ時間を短縮してきた。

【０００４】ＣＰＩを１より小さくする方法は、例え
ば、複数の命令を１サイクル内に発行することである。
コンパイラのスケジューリング制御によって１クロック
サイクルに複数の独立した命令を発行するプロセッサは
スーパスカラとよばれているが、このスパースカラにお
いてはハードウェアが少数（２〜４）の互に独立した命
令の流れが依存関係にある場合、あるいは他の特定の基
準を満たさない場合には命令列の最初の命令のみが発行
される。

【０００５】

【発明が解決しようとする課題】スーパスカラ・プロセ
ッサの研究開発は、３２ビット固定命令長のアーキテク
チャに対して行なわれており、現在のところ可変長命令
のスーパスカラ・プロセッサは公表されていない。

【０００６】可変長の命令セットで１クロックサイクル
に複数の命令を発行する場合の問題点は、命令列の２番
目以降の命令は前の命令をデコードしなければ命令の開
始アドレスが分らず、命令列のアラインがクリティカル
パスとなるという欠点があった。

【０００７】本発明の目的は、上述の欠点に鑑みなされ
たものであり、１クロックサイクルで２命令を同時に発
行する可変長の命令セットを有するマイクロプロセッサ
において、命令列のアラインを行なうハードウェアを簡
単化することにある。

【０００８】

【課題を解決するための手段】本発明のマイクロプロセ
ッサは、１クロックサイクルで２命令を同時に発行する
可変長の命令セットを有するマイクロプロセッサにおい
て、デコードする命令列の中の命令サイズが現在実行中
のクロックサイクルの前のクロックサイクルまでに分ら
ない場合に、前記命令列の最初の命令サイズを予測して
２番目の命令デコードを行なう手段と、前記予測がはず
れたときに前記２番目の命令デコード結果を無効にする
手段とを備えることを特徴とする。

【０００９】

【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。

【００１０】図１（ａ）は本発明の一実施例を示す上位
ハーフワードのブロック図であり、図２（ｂ）は同様に
下位ハーフワードのブロック図である。また、図３は可
変長の命令セットの一例を示す図である。

【００１１】図１（ａ）を参照すると、本発明のマイク
ロプロセッサの上位ハーフワードの主要部は、バッファ
１ａ，１ｂ，１ｃ，１ｄ，１ｅおよび１ｆ、アライナ２
ａ，２ｂ，２ｃ，２ｄおおび２ｅ、コントロール・ロジ
ック３を備え、バッファ１ａ〜１ｄは外部メモリ６とバ
スライン４を介して接続され、その出力はオペコード９
としてコントロール・ロジック３にそれぞれ接続されて
コントロール・ロジックからセレクト信号１０がアライ
ナの選択制御信号（不図示）として、ストローブ信号１
１がバッファのクロックとしてそれぞれ分配される。

【００１２】バッファ１ａがアライナ２ａおよび２ｂ
に、バッファ１ｂがアライナ２ｂに、バッファ１ｃがア
ライナ２ｄおよび２ｆに、バッファ１ｄがアライナ２ｆ
およびバッファ１ｆにそれぞれ接続され、アライナ２ｆ
の出力端はバッファ１ｅに接続される。

【００１３】バッファ１ｅの出力端はアライナ２ａに、
バッファ１ｆの出力端はアライナ２ｄにそれぞれ接続さ
れる。

【００１４】アライナ２ａおよび２ｄの出力端はそれぞ
れアライナ２ｃおよび２ｅに、アライナ２ｂの出力端は
それぞれアライナ２ｃおよび２ｅにそれぞれ接続され、
アライナ２ｃは上位１６ビットのデータとして、アライ
ナ２ｅは下位１６ビットのデータとしてそれぞれインス
トラクションデコーダ５に接続されている。

【００１５】また、下位ハーフワードの主要部を示す図
１（ｂ）を参照すると、図１（ａ）の上位ハーフワード
と異なる部分は、バッファ１ａおよび２ｂの出力端がそ
れぞれアライナ２ｂに、バッファ１ｃの出力端がアライ
ナ２ａ、２ｄおよび２ｆに、バッファ１ｄの出力端がア
ライナ２ｄ、２ｆおよびバッファ１ｆにそれぞれ接続さ
れ、バッファ１ｆの出力端がアライナ２ａに接続される
ことである。バッファ１ｅの出力端はこの場合無関係と
なる。それ以外の構成は図１（ａ）の構成と同様であり
同一構成要素には同一符号を付してここでの説明は省略
する。

【００１６】次に、本実施例の動作を説明する。

【００１７】本実施例で使用する命令セットの例を図３
を参照しながらあらかじめ説明すると、この命令セット
は、３２（１６〜３２）ビットのワードと１６ビット
（０〜１５）のハーフワードの命令長とを有し、命令コ
ードは低い方のアドレスから順に並べられているものと
する。ただし、３２ビットのワード命令では、上位ハー
フワードと下位ハーフワードが入れ替えられている。す
なわち、ビット０〜１５に上位命令コードが、ビット１
６〜３２に下位命令コードが配置され、命令列の最初の
ハーフワードを見れば命令長が決定できるものとする。

【００１８】図１（ａ）および図１（ｂ）を併せて参照
すると、本発明のマイクロプロセッサにおける命令バッ
ファおよびアライナを、理解を容易にするために上位ハ
ーフワードを図１（ａ）に、下位ハーフワードを図１
（ｂ）に分けて示してある。

【００１９】下位ハーフワードのアライン動作は、上位
ハーフワードのアライン動作から容易に類推できるの
で、上位ハーフワードのアライン動作について次に説明
する。

【００２０】ここで、命令列の最初の命令を命令−１、
続く命令を命令−２と称するものとする。

【００２１】まず、命令長が不明のときは、ハーフワー
ドであると静的に予測する場合の動作を説明する。命令
バッファとアライナの動作説明用のブロック図を示した
図４（ａ）および同図（ｂ）、図５（ａ）および同図
（ｂ）、図６（ａ）および同図（ｂ）、図７（ａ）およ
び同図（ｂ）を参照すると、バッファ１ａ〜１ｆのとり
得る状態としては７通りあることが分る。ここで、各バ
ッファ内で命令コードが有効である部分を網掛け模様で
塗り潰して表わしてある。また、キャッシュのミスヒッ
ト等で命令フェッチが出ないときは停止する。 （１）命令長を予測する場合（図３（ｅ）） 図３（ｅ）に示す状態のとき、命令−１をハーフワード
であると予測し、レジスタフェッチおよびリザベーショ
ンステーションへの登録などを行なう。

【００２２】命令−１がワード長であった場合には命令
−２を無効として、それ以降の実行をキャンセルし、次
のクロックサイクルでの各バッファは図３（ｇ）の状態
になる。

【００２３】命令−１がハーフワードで予測が当ってい
た場合には、命令−２のサイズがハーフワードのとき図
４（ａ）の状態、すなわち、コントロール・ロジック３
から供給されるセレクト１０に応答してバッファ１ａの
内容がアライナ２ａおよび２ｃにより選択され命令−１
の出力に、セレクト１０に応答してバッファ１ｂの内容
がアライナ２ｂおよび２ｅにより選択され命令−２の出
力になる。

【００２４】命令−２のサイズがワードのとき図４
（ｂ）の状態に示すように、バッファ１ａの内容が命令
−１の出力に、バッファ１ｂの内容が命令−２の出力に
なるとともに、バッファ１ｄの内容がアライナ２ｆによ
り選択されてバッファ１ｅに、バッファ１ｆにはバッフ
ァ１ｄから直接に、それぞれ命令コードを移動させる。 （２）命令長を予測しない場合（図３（ｇ）） 図３（ｇ）の場合、命令長は前のクロックサイクルで分
るので、この命令長に応じて命令−１がハーフワードの
ときは、図５（ａ）の状態、すなわち、コントロール・
ロジック３から供給されるストローブ１１に応答してバ
ッファ１ｅの内容が命令−１の出力に、バッファ１ｆの
内容が命令−２の出力になるように命令コードを移動さ
せる。

【００２５】命令−１がワードのときは、命令−２がハ
ーフワードであれば図５（ｂ）の状態、すなわち、スト
ローブ１１に応答してバッファ１ａの内容が命令−２の
出力に、バッファ１ｅの内容が命令−１の出力になるよ
うに命令コードを移動させ、命令−２がワードであれば
図６（ａ）の状態、すなわち、ストローブ１１に応答し
てバッファ１ａの内容が命令−２の出力に、バッファ１
ｅの内容が命令−１の出力になるようにそれぞれ命令コ
ードを移動させる。 （３）分岐の場合（図３（ｂ）および（ｃ）） 分岐の結果、図３（ｂ）および（ｃ）のような状態にな
ったときは、このクロックサイクルでは命令の発行は行
なわれず、図６（ｂ）の状態、すなわち、バッファ１ｃ
の内容がアライナ２ｆに、バッファ１ｄの内容がバッフ
ァ１ｆにそれぞれ移され、図７（ａ）の状態のようにセ
レクト１０に応答してアライナ２ｆにより選択されたバ
ッファ１ｅに格納されたデータが有効となるように、ス
トローブ１１に応答して命令コードを移動する。

【００２６】以上説明した動作の構成では、命令−１が
命令列上の最初の命令となり、依存関係のチェックなど
命令発行以降の処理は、従来のスーパスカラプロセッサ
の構成をそのまま利用できる。

【００２７】第１の実施例のマイクロプロセッサによる
命令発行のピーク性能は、キャッシュミスヒット、分岐
および命令間の依存関係がなく、全く停止しない場合に
はバッファは図３の（ｄ）、（ｅ）、（ｆ）および
（ｇ）の状態をとり、命令長による状態遷移は図８に示
すようになる。

【００２８】図８を参照すると、例えば、各状態名は図
３の（ｄ）、（ｅ）、（ｆ）および（ｇ）に対応し、遷
移条件の数字は１番目の数字が命令−１に、２番目の数
字が命令−２に対応する。すなわち、１のとき命令のサ
イズがワードを、０のときハーフワードであることを示
す。

【００２９】状態（ｅ）から命令サイズが０，０の遷移
は状態（ｇ）となり命令コードの流れは図４（ａ）に、
状態（ｅ）から命令サイズが０，１の遷移は状態（ｆ）
となり命令コードの流れは図４（ｂ）に、状態（ｇ）か
ら命令サイズが０，０の遷移は状態（ｅ）となり命令コ
ードの流れは図５（ａ）に、状態（ｇ）から命令サイズ
が１，０の遷移は状態（ｄ）となり命令コードの流れは
図５（ｂ）に、状態（ｇ）から命令サイズが１，１の遷
移はそのまま状態（ｇ）となり命令コードの流れは図６
（ａ）に、状態（ｅ）から命令サイズが１，０の遷移は
状態（ｆ）となり、命令コードの流れは図７（ｂ）にな
る。

【００３０】遷移８１および８２は予測がはずれ１命令
しか発行できないことを示している。すなわち、全ての
事象は１６通りあり、このうちの４通りの場合に１命令
しか実行できない。

【００３１】命令長がランダムな場合は、平均すると４
クロックサイクルに１度の割り合いで１命令しか発行で
きないため、１サイクル２命令発行の理想的な場合に比
べて約１割の性能低下なる。

【００３２】第１の実施例におけるアライナのディレイ
は、２入力マルチプレクサの２段分（命令−１がアライ
ナ２ａ，２ｂとアライナ２ｃ、命令−２がアライナ２
ｂ，２ｄとアライナ２ｅ）であるから約１割の性能低下
でアライナのクリティカルパスを回避できる。

【００３３】次に、本発明の第２の実施例を説明する。

【００３４】命令実行時に、同じ命令長が続く傾向が強
いときには、１つ前の命令のサイズに応じて動的に予測
を行なう方が有効である。命令バッファが図３（ｅ）の
状態であって、命令−１がワード長であると予測した場
合の命令コードの流れを図７（ｂ）に示す。すなわち、
バッファ１ａの内容が命令−１の出力となり、バッファ
１ｃの内容が命令−２の出力となる。

【００３５】命令−２がハーフワード長であった場合の
キャンセルの仕方は、第１の実施例の（１）項の場合と
同様であるのでここでの説明は省略する。

【００３６】

【発明の効果】以上説明したように本発明のマイクロプ
ロセッサは、デコードする命令列のなかの命令のサイズ
が、前のクロックサイクルまでに分らない場合に、その
命令列の最初の命令のサイズを予測して２番目の命令の
デコードを行なう手段と、予測がはずれたときに２番目
の命令のデコード結果を無効にする手段とを、バッファ
およびアライナの組合せにより、命令コードを上位およ
び下位で入れ替えることで実現できるようにした。した
がって最初の命令のサイズを予測して２番目の命令をデ
コードするときのクリティカルパスを低減することがで
きる。

【図面の簡単な説明】

【図１】（ａ）本発明の第１の実施例における上位ハー
フワードを示すブロック図である。 （ｂ）本発明の第１の実施例における下位ハーフワード
を示すブロック図である。

【図２】可変長の命令セットの一例を示す図である。

【図３】（ａ）図１に示した命令バッファのとり得る状
態を示す第１の図である。 （ｂ）図１に示した命令バッファのとり得る状態を示す
第２の図である。 （ｃ）図１に示した命令バッファのとり得る状態を示す
第３の図である。 （ｄ）図１に示した命令バッファのとり得る状態を示す
第４の図である。 （ｅ）図１に示した命令バッファのとり得る状態を示す
第５の図である。 （ｆ）図１に示した命令バッファのとり得る状態を示す
第６の図である。 （ｇ）図１に示した命令バッファのとり得る状態を示す
第７の図である。

【図４】（ａ）命令バッファおよびアライナの動作説明
用の第１の状態図である。 （ｂ）命令バッファおよびアライナの動作説明用の第２
の状態図である。

【図５】（ａ）命令バッファおよびアライナの動作説明
用の第３の状態図である。 （ｂ）命令バッファおよびアライナの動作説明用の第４
の状態図である。

【図６】（ａ）命令バッファおよびアライナの動作説明
用の第５の状態図である。 （ｂ）命令バッファおよびアライナの動作説明用の第６
の状態図である。

【図７】（ａ）命令バッファおよびアライナの動作説明
用の第７の状態図である。 （ｂ）命令バッファおよびアライナの動作説明用の第８
の状態図である。

【図８】命令バッファの状態遷移図である。

【符号の説明】

１ａ〜１ｆ バッファ ２ａ〜２ｅ アライナ ３ コントロールロジック ４ バスライン ５ インストラクションデコーダ ６ メモリ ７ 命令−１ ８ 命令−２ ９ オペレーションコード １０ ストローブ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １クロックサイクルで２命令を同時に発
   行する可変長の命令セットを有するマイクロプロセッサ
   において、デコードする命令列の中の命令サイズが現在
   実行中のクロックサイクルの前のクロックサイクルまで
   に分らない場合に、前記命令列の最初の命令サイズを予
   測して２番目の命令デコードを行なう第１の手段と、前
   記予測がはずれたときに前記２番目の命令デコード結果
   を無効にする第２の手段とを備えることを特徴とするマ
   イクロプロセッサ。
2. 【請求項２】前記第１および第２の手段が、メモリから
   供給されるデータを一時格納する第１、第２、第３およ
   び第４のバッファと、前記第３および前記第４のバッフ
   ァから供給される前記データをそれぞれ選択的に出力す
   る第１のアライナと、前記第１のアライナの出力を一時
   的に格納する第５のバッファと、前記第４のバッファか
   ら供給される前記データを一時格納する第６のバッファ
   と、対応する前記各バッファから供給される前記データ
   をそれぞれ選択的に出力する第２、第３および第４のア
   ライナと、前記第２および前記第３のアライナからそれ
   ぞれ選択的に供給される前記データを選択的に第１の命
   令コードとして出力する第５のアライナと、前記第３お
   よび前記第４のアライナからそれぞれ選択的に供給され
   る前記データを選択的に第２の命令コードとして出力す
   る第６のアライナと、前記第１、前記第２、前記第３お
   よび前記第４のバッファからそれぞれ供給される前記デ
   ータに応答して所定の制御信号を出力するコントロール
   ・ロジックを備え、上位ハーフワードは、前記第１、前
   記第２、前記第３および前記第４のバッファの各々の入
   力端が外部メモリとバスラインを介してそれぞれ接続さ
   れ、各々の出力は前記コントロール・ロジックにそれぞ
   れ接続され、前記第１のバッファが前記第２および前記
   第３のアライナに、前記第２のバッファが前記第３のア
   ライナに、前記第３のバッファが前記第１および前記第
   ４のアライナに、前記第４のバッファが前記第１のアラ
   イナおよび前記第６のバッファにそれぞれ接続され、前
   記第１のアライナの出力端は前記第５のバッファに接続
   され、前記第５のバッファの出力端は前記第２のアライ
   ナに、前記第６のバッファの出力端は前記第４のアライ
   ナにそれぞれ接続され、前記第２および前記第４のアラ
   イナの出力端はそれぞれ前記第５および前記第６のアラ
   イナに、前記第３のアライナの出力端は前記第５および
   前記第６のアライナにそれぞれ接続され、前記第５のア
   ライナは上位１６ビットの前記第１の命令コードとし
   て、前記第６のアライナは下位１６ビットの前記第２の
   命令コードとしてそれぞれインストラクションデコーダ
   に供給され、下位ハーフワードは、前記第１および前記
   第２のバッファの出力端がそれぞれ前記第３のアライナ
   に、前記第３のバッファの出力端が前記第１、前記第２
   および前記第４のアライナに、前記第４のバッファの出
   力端が前記第１および前記第４のアライナと前記第６の
   バッファとにそれぞれ接続され、前記第６のバッファの
   出力端が前記第２のアライナに接続された構成からなる
   ことを特徴とする請求項１記載のマイクロプロセッサ。