JPH035834A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサに関し、更に詳述すれば、
通常のモードにおいてはパイプライン動作により命令を
高速処理し、テスト時には専用のモードでテスト専用の
命令を実行して内部の各機能ブロックを診断する機能を
備えることにより、テストを容易化したマイクロプロセ
ッサに関する。

〔従来の技術］ 従来のマイクロプロセッサは華−の命令体系を有し、そ
の命令体系を高速で実行するためにマイクロプロセッサ
内部を種々の機能ブロックに分割し、それらの各ブロッ
クをパイプライン処理の原理に基づいて並列動作させる
ような構成が一般的である。

第７図は従来のマイクロプロセッサの全体構成の一例を
示すブロック図である。

第７図において、１０１は命令フェッチ部であり、アド
レス出力回路１０８を通じてアドレスをマイクロプロセ
ッサ外部のメモリへ送出し、データ入出力回路１０９を
通じて命令をフェッチする。

１０２は命令デコード部であり、命令フェッチ部１０１
から命令を受取ってデコードし、その命令の実行に必要
な情報を出力する。

１０３は命令実行制御部であり、命令デコード部１０２
から出力されたマイクロプログラムエントリアドレス、
あるいはマイクロＲＯＭ１０７に格納されている命令を
実行するために汎用レジスタ番号、オペランド、データ
サイズ等の情報に基づいて生成されたマイクロプログラ
ムエントリアドレスをマイクロプログラムカウンタ１０
６へ出力する。マイクロプログラムカウンタ１０６によ
って次々に示されるアドレスによりマイクロＲＯＭ１０
７から出力されたマイクロ命令と命令デコード部１０２
から出力された他の情報とにより、命令実行制御部１０
３は命令実行部１０５を制御して命令を実行させる。

１０４はオペランドアクセス部であり、命令実行に際し
て必要になるオペランドがメモリにある場合は、そのア
ドレスをアドレス出力回路１０８を通じてマイクロプロ
セッサ外部のメモリへ出力することにより、必要なオペ
ランドをデータ入出力回路１０９を通じてフェッチする
。またオペランドをメモリに格納する必要がある場合は
、オペランドアクセス部１０４はそのアドレスをアドレ
ス出力回路１０８を通じてマイクロプロセッサ外部のメ
モリへ出力すると共に、必要なオペランドをデータ入出
力回路１０９を通じて出力することにより、メモリに格
納する。

命令フェッチ部１０１．命令デコード部１０２．命令実
行部１０５等の機能ブロックは相互に関連して並列動作
することにより、複数の命令をパイプライン処理の原理
に従い同時に処理する。パイプライン処理により複数の
命令を同時に処理し、高性能化を行ったマイクロプロセ
ッサとしては、たとえばＵ、Ｓ、Ｐ、　ｌ１ｈ４□４０
２，０４２”ＭＩＣＲＯＰＲＯＣＥＳＳＯＲ５ＹＳＹＴ
［！Ｍ　ＷＴＴＲＩＮＳＴＲＵＣＴｒＯＮ　ＰＨ８−Ｆ
ＥＴＣＨ”に開示されている。

また、高性能化を目的とした上述のようなパイプライン
処理のための命令体系とは別に、既存のソフトウェアを
利用するための命令体系も実行可能なマイクロプロセッ
サも知られている。そのようなマイクロプロセッサの一
例としては、佐荻他［仮想記憶管理機構と浮動小数点演
算機能を内蔵した３２ビットマイクロブロセフサＶ６０
Ｊ、日経エレクトロニクス、１９８６年３月２４日号、
ｎｏ、３９１、ｐｐ、　１９９−２６４．が知られてい
る。

従来のマイクロプロセッサでは、その各機能ブロックの
テストに際し、上述のようなパイプライン動作の高性能
な実行を目的とする命令体系または既存のソフトウェア
を利用するための命令体系を用いてマイクロプロセッサ
の動作を診断する。

これらの命令体系では、マイクロプロセッサ内部の複数
の機能ブロックがパイプライン動作同様に並列に動作す
る。命令を実行する際は、各機能ブロックが相互に関連
して並列に動作するため、動作パタンの数が膨大となり
テストすべき項目の数も比例して増加する。しかも、マ
イクロプロセッサは単一のＬＳＩチップ上に実現されて
いるため、外部ビン以外の電気的接続点の電位あるいは
電流を観測することは非常に困難であり、テストコスト
の観点から外部ピンの情報のみにてマイクロプロセッサ
をテストすることが望ましい。

また、マイクロプロセッサの各部を診断するには、プロ
セッサ内部の各種のラッチの内容を初期設定する命令を
事前に実行したり、診断対象とする機能ブロック以外の
機能ブロックが診断に悪影響を及ぼさないないような命
令の組合せでテストプログラムを記述する必要がある。

このため、テストプログラムの設計が非常に難しくなる
と共に設計人工も多数必要とする。特に、試作等により
製作されたマイクロプロセッサが設計仕様通りに動作し
ない場合の原因究明は困難を極める。

このような問題を解決するためのマイクロプロセッサ等
のＬＳＩのテストの容易化の一方法として、ＬＳＩ内部
のランチをシフトバスで結び、且つランチの内容をシリ
アルに入出力するスキャンバスを用いたテスト方法が提
案された。この提案はたとえば、国中「テスト容易な回
路構造によりＬＳＩの故障検出率を大幅に改善」、日経
エレクトロニクス、１９７９年４月１８日号、ｐｐ、　
５７−６８に紹介されている。

スキャンバスを用いたＬＳＩのテストは、ＬＳＩ中のラ
ッチの値が読書き可能である点では有意義であるが、Ｌ
ＳＩ設計段階で読書きしたいラッチをスキャンバスで結
合しておく必要があること、スキャンパスでの読書きは
ビットシリアルな入出力であるためテスト時間が増大す
ると共にテストプログラムも長大になり、テストプログ
ラムの設計が複雑になる等の問題がある。

テスト時にはマイクロプロセッサをテストモードにして
ＰＬＡ（Ｐｒｏｇｒａｓａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒ
ａｙ）あるいはＲＯＭ、更には内蔵メモリであるキャッ
シュをテストしたり、テスト用のマイクロプログラムル
ーチンを用いてテストする手法も提案されている。この
ような手法は例えば、Ｊ、　Ｒ，にｕｒｂａｎ　ａｎｄ
　Ｊ、　Ｅ。

５ａｌｉｃｋ＋”Ｔｅｓｔｉｎｇ　Ａｐｐｒｏａｃｈｅ
ｓ　Ｉｎ　ｔｈｅ　ＭＣ６８０２０”。

ＶＬＳＩ　ＤＥＳＩＧＮ　Ｖｏｌ、Ｖ、　Ｎａ１ｌ、　
Ｉ）Ｐ、２２−３０．Ｎｏｖｅｍｂｅｒ１９８４、に開
示されている。

この提案ではテスト用のマイクロプログラムルーチンを
起動する特殊な命令はその他の通常命令と同様に命令デ
コーダでデコードされるため、命令フェッチ機構あるい
は命令デコーダが故障している場合にはテスト用のマイ
クロプログラムルーチンの起動が不可能になるという問
題がある。

また、テスト用のマイクロプログラムルーチンを起動す
るには上述の特殊な命令を必ず実行する必要がある。こ
のため、テストプログラムの設計の自由度が制限され、
結果的にテストプログラムの設計人工の増大を招来する
という問題がある。

特にマイクロプログラムに故障が生じている場合の原因
究明に際しては、故障の状況に応じて適宜テストプログ
ラムを設計する必要があり、テストプログラム設計の容
易化が重要である。

［発明が解決しようとする１）１）１）以上の如く、マ
イクロプロセッサのテストを容易化する方法に関しては
従来からいくつかの提案がなされているが、いずれも部
分的な解決策でしかない、また、部分的な故障があるマ
イクロプロセッサの故障原因究明の困難さを解消可能な
提案はされていない。

マイクロプロセッサは論理設計、マイクロプログラムの
ミスによる設計バグの混入、マスクバタン設計のマージ
ン不足に起因する配線間のシッート等による製造歩留り
の低下等のため、量産可能な製品の設計が完了するまで
に何回かの試作を必要とする。この際、故障原因を早期
に究明することが非常に重要である。１つの機能ブロッ
クの設計ミスのためにその他の機能ブロックがテストで
きない場合には、そのテストできない機能ブロックに設
計ミスがあるか否かが不明なので、最悪の場合には設計
ミスの数だけ改良・試作を反復する必要がある。

マスクバタン設計のマージン不足により歩留りが低く、
動作する試作品が少ない場合も同様の問題がある。マー
ジン不足の場所を特定するにはなるべく多（の試作品を
テストして故障の発生確率が高い場所を特定する必要が
あり、この場合も各ｍ能ブロックが他の機能ブロックの
故障の有無に拘わらずにテストできる。ことが必要であ
る。

本発明のマイクロプロセッサはテストプログラムの設計
の容易化、テスト時間の短縮、更には設計段階のミス、
微細加工に対するマスクバタン設計のマージン不足のた
めの歩留り低下等により部分的に故障を含んでいるマイ
クロプロセッサの故障原因究明の容易化を目的としてな
されたものである。

また本発明は、部分的な故障がある場合でも、他の部分
の診断を可能にし、設計ミスあるいはマスクパクンのマ
ージン不足の可観性を増大し、早期に設計バグを発見し
て解消し、歩留りの向上を可能としたマイクロプロセッ
サの提供を目的とする。

［ｉ！！題を解決するための手段］ 本発明のマイクロプロセッサは、命令フエフチ部、命令
デコード部、データ演算部等の複数の機能ブロックを相
互に関連して並列動作させ、パイプライン処理の原理に
従って命令を処理するプロセッサモードと、テスト時に
マイクロプロセッサ内部の機能ブロックを独立して動作
させることにより診断を容易化したテストモードとの２
つのモードを有する。また、プロセッサモードにおいて
パイプライン動作を高速実行することを目的とする第１
の命令体系であるプロセッサ命令群と、テストモードに
おいて診断動作を行うことを目的とする第２の命令体系
であるテスト命令群との２つの命令体系を有する。

テスト命令群ではマイクロプログラムエントリ番地を任
意に設定し得る。また、汎用レジスタ番号、ＡＬＵ動作
指定等のマイクロプログラムに対するパラメータも設定
可能である。

［作用コ 本発明のマイクロプロセッサでは、プロセッサモードに
おいては、各種機能ブロックが相互に関連して並列に動
作し、プロセッサ命令がパイプライン処理の原理に従っ
て高速実行される。この際、本発明のマイクロプロセッ
サがメモリアクセスサイクルを起動して外部のメモリに
対してアドレスを出力することにより、対応アドレス位
置にあるプロセッサ命令、オペランドデータ等がフェッ
チされる。プロセッサモードは外部にメモリを接続して
本来のマイクロプロセッサとしての動作をさせた場合に
、ＬＳＩテスタでテストする場合に使用する。

テストモードにおいては、直接マイクロプログラムエン
トリ番地を指定するテスト命令が命令デコーダをバイパ
スして取込まれて実行される。また、テストモードでは
メモリアクセスサイクルが起動されることなく、テスト
命令取込みを指示する信号によりテスト命令が取込まれ
、テスト結果はアドレス出力回路等をメモリサイクルと
は関係なく駆動することにより得られる。テストモード
はＬＳＩテスタで本発明のマイクロプロセッサをテスト
する場合に使用するのが主要な目的であるが、本発明の
マイクロプロセッサが応用製品に組込まれた際のリセッ
ト時における自己診断にも用いら〔発明の実施例コ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のマイクロブロセ・ノサの動作モード」
本発明のマイクロプロセッサは２つの動作モードを有す
る。第１のモードはパイプライン動作を高機能で実行さ
せることを主な目的とするプロセッサモードであり、第
２のモードは本発明のマイクロプロセッサの内部状態を
診断することを主な目的とするテストモードである。

本発明のマイクロプロセッサはまた、２つの命令体系の
実行が可能である。即ち、プロセッサモードにおいて実
行される命令体系であるプロセッサ命令と、テストモー
ドにおいて実行される命令体系であるテスト命令とであ
る。

プロセッサモードにおいては、本発明のマイクロプロセ
ッサはパイプライン動作によりプロセッサ命令を高速で
実行する。本発明のマイクロプロセッサを利用して種々
のソフトウェアを高速で実行する場合はこのモードを使
用する。プロセッサモードではプロセッサ命令のみが実
行可能でありテスト命令の実行は不可能である。

テストモードでは、ノンバイブライン動作によりテスト
命令が逐次実行される。テストモードはプロセッサモー
ドよりもマイクロブロセ・ノサの診断が容易なモードで
ある。テストモードは主にＬＳＩテスタでマイクロプロ
セッサをテストする場合に使用される。

本発明のマイクロプロセッサは、プロセンサモードでは
メモリに対してアドレスを出力することにより命令及び
データをフェッチしてその結果を格納すべきアドレスと
共にメモリへ出力する。テストモードでは与えられたテ
スト命令とデータとに対して演算結果を出力するが、命
令あるいはデータをフェッチするためのアドレスは出力
しない。

（２）「本発明のマイクロプロセッサのプロセ・ノサ命
令のフォーマット」 本発明のマイクロプロセッサのプロセッサ命令は１６ビ
ツト単位で可変長となっており、奇数バイト長の命令は
ない。

本発明のマイクロプロセッサでは高頻度のプロセッサ命
令を短いフォーマットとするため、特に工夫された命令
フォーマノ［・体系を有する。例えば、２オペランド命
令に対しては基本的に「４バイト＋拡張部」の構成を存
し、総てのアドレッシングモードが利用で可能な船形フ
ォーマントと、関度が高い命令及びアドレッシングモー
ドのみを使用可能な短縮形フォーマットとの２つのフォ
ーマットがある。

第８図から第１７図は本発明のマイクロプロセンサのプ
ロセッサ命令フォーマットを示す模式図である。

第８図から第１７図のフォーマット中に現われる記号の
意味は以下の通りである。

ｍ：オペコードの入る部分 ＃：リテラル、または即値の入る部分 ！ｌ！ａ：８ビットの一般形のアドレッシングモードで
オペランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを措定する部分 Ｒｎニレジスタフアイル上のオペランドをレジスフ番号
で指定する部分 フォーマントは、第８図に示す如く、右側がＬＳＢ側で
、且つ高いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイトを見ないと命令フォーマ、トが判別
できないようになっているが、これは、命令が必ず１６
ビソト（２バイト）単位でフェッチ及びデコードされる
ごとを前堤としているためである。

本発明のマイクロプロセッサのプロセッサ命令では、い
ずれのフォーマットの場合も、各オペランドのＨａまた
はｓｈの拡張部は、必ずそのＥａまたはＳｌ＋の基本部
を含むハーフワードの直後に置かれる。

これは、命令により暗黙に指定される即値データあるい
は命令の拡張部に優先する。従って、４バイト以上のプ
ロセッサ命令では、Ｅａの拡張部によって命令のオペコ
ードが分断される場合がある。

また、後でも述べるように、多段間接モードによりＥａ
の拡張部に更に拡張部が付加される場合にも、次の命令
オペレーションコードよりもそちらの方が優先される。

例えば、第１ハーフワードにＥａｌを含み、第２ハーフ
ワードにＥａ２を含み、第３ハーフワードまである６バ
イト命令の場合を考える。Ｅａｌに多段間接モードを使
用したために昔通の拡張部の他に多段間接モードの拡張
部も付加されるものとする。この際、実際の命令ビット
パターンは、命令の第１ハーフワード（Ｅａｌの基本部
を含む）、　Ｅａｌの拡張部、Ｅａｌの多段間接モード
拡張部、命令の第２ハーフワード（Ｅａ２の基本部を含
む）、　Ｅａ２の拡張部、命令の第三ハーフワードの順
となる。

（２，１）　　ｒ短縮形２オペランド命令」第９図から
第１２図はプロセッサ命令の２オペランド命令の短縮形
フォーマットを示す模式図である。

第９図はメモリーレジス′り間演算命令のフォーマント
である。このフォーマットにはソースオペランド側がメ
モリとなるＬ−ｆｏｒｍａｔとデスティネーションオペ
ランド側がメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ４ｏｒＩｌａｔでは、ｓｈはソースオペランドの指定
フィールド、　Ｒｎはデスティネーションオペランドの
レジスタの指定フィールド、　ＲＲはｓｈのオペランド
サイズの指定をそれぞれ表す、レジスタ上に置かれたデ
スティネーションオペランドのサイズは３２ビツトに固
定されている。レジスタ側とメモリ側とのサイズが異な
り、且つソース側のサイズが小さい場合に符号拡張が行
なわれる。

Ｓ−ｆｏｒｍａｔでは、Ｓｈはデスティネーションオペ
ランドの指定フィールド、　Ｒｎはソースオペランドの
レジスタ指定フィールド、　ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。レジスタ上に置かれたソー
スオペランドのサイズは３２ビツトに固定されている。

レジスタ側とメモリ側のサイズが異なり、且つソース側
のサイズが大きい場合に、溢れた部分の切捨てとオーバ
ーフローチエツクとが行なわれる。

第１０図はレジスターレジスタ間演算命令のフォーマン
ト（Ｒ−ｆｏｒｍａｔ）を示す模式図である０図中、Ｒ
ｎはデスティネーションレジスタの指定フィールド、　
Ｒｍはソースレジスタの指定フィールドである。

オペランドサイズは３２ビツトのみである。

第１）図はリテラル−メモリ間演算命令のフォーマツ）
　（Ｑ−ｆｏｒ＋＋＋ａｔ）を示す模式図である８図中
、■はディスティネーションオペランドサイズの指定フ
ィールド、＃はリテラルによるソースオペランドの指定
フィールド、Ｓｈはデスティネーションオペランドの指
定フィールドである。

第１２図は即値−メモリ間演算命令のフォーマツ）　（
＋−ｆｏｒｍａｔ）を示す模式図である。図中、問はオ
ペランドサイズの指定フィールド（ソース、デイ６ステ
イネーシロンで共通）、ｓｈはデスティネーションオペ
ランドの指定フィールドである。［−ｆｏｒｍａｔの即
値のサイズは、デスティネーション側のオペランドのサ
イズと共通に８．１６．３２ビツトとなり、ゼロ拡張及
び符号拡張は行なわれない。

（２，２）　　ｒ−船形１オペランド命令」第１３図は
プロセッサ命令の１オペランド命令の−ＩＩ形フオフオ
ーマツｌ−Ｇｌイｏｒｍａｔ）を示す模式図である０図
中、問はオペランドサイズの指定フィールドである。一
部のＧｌ−ｆｏｒｍａｔ命令では、Ｅａの拡張部以外に
も拡張部がある。また、開を使用しない命令もある。

（２，３）　　ｒ−船形２オペランド命令」第１４図か
ら第１６図はプロセッサ命令の２オペランド命令の一船
形フオーマントを示す模式図である。このフォーマント
に含まれるのは、８ビツトで指定する一触形アドレ７シ
ングモードのオペランドが最大２つ存在する命令である
。オペランドの総数自体は３つ以上になる場合がある。

第１４図は第１オペランドがメモリ読出しを必要とする
命令のフォーマット（Ｇ−ｆｏｒｍａｔ）を示す模式図
である０図中、ＥａＭはデスティネーションオペランド
の指定フィールド、開はデスティネーションオペランド
サイズの指定フィールド、　　ＥａＲはソースオペラン
ド指定フィールド、　ＲＲはソースオペランドサイズの
指定フィールドである。一部のＧ−ｆｏｒｍａｔ命令で
は、ＥａＭ及びＥａＲの拡張部以外にも拡張部がある。

第１５図は第１オペランドが８ビツト部値の命令のフォ
ーマット（Ｅ−ｆｏｒｍａｔ）を示す模式図である。

図中、Ｅａｌ’ｌはデスティネーションオペランドの指
定フィールド、Ｍ旧よデスティネーションオペランドサ
イズの指定フィールド、＃はソースオペランド値である
。

Ｅ４ｏｒｍａｔとＩ−ｆｏｒｍａｔとは機能的に゛は類
似しているが、考え方の点で大きく異なっている。Ｅ−
ｆｏｒｍａｔはあくまでも２オペランド−船形（Ｇ−ｆ
ｏｒｍａｔ）の派生形であり、ソースオペランドのサイ
ズが８ビツト固定、ディスティネーションオペランドの
サイズが８　／１６／３２ビットから選択となっている
。つまり、異種サイズ間の演算を前提とし、デスティネ
ーションオペランドのサイズに合わせて８ビツトのソー
スオペランドがゼロ拡張または符号拡張される。

一方、Ｉ−ｆｏｒｍａｔは、特に転送命令、比較命令で
頻度の多い即値のパターンを短縮形にしたものであり、
ソースオペランドとディスティネーションオペランドの
サイズは等しい。

第１６図は第１オペランドがアドレス計算のみの命令の
フォーマット（ＧＡ−ｆｏｒｍａｔ）を示す模式図であ
る。図中、ＥａＷはデスティネーションオペランドの指
定フィールド、四はデスティネーションオペランドサイ
ズの１旨定フィールド、　　ＥａＡはソースオペランド
の指定フィールドである。ソースオペランドとしては実
行アドレスの計算結果自体が使用される。

第１７図はショートブランチ命令のフォーマントを示す
模式図である。図中、ｃｃｃｃは分岐条件指定フィール
ド、　ｄｉｓｐ；８はジャンプ先との変位指定フィール
ドであり、本発明のマイクロプロセッサでは８ビツトで
変位を指定する場合には、ビットパターンでの指定値を
２倍して変位値とする（２．４）　　ｒアドレッシング
モード」本発明のマイクロプロセッサのプロセッサ命令
のアドレッシングモード指定方法には、レジスタを含め
て６ビツトで指定する短縮形と、８ビツトで指定する一
般形がある。

未定義のアドレッシングモードを指定した場合あるいは
意味的に考えて明らか不合理なアドレッシングモードの
組合わせが１旨定された場合には、未定義命令を実行し
た場合と同じく予約命令例外が発生され、例外処理が起
動する。

これに該当するのは、デスティネーションが即値モード
の場合及びアドレス計算を伴うべきアドレシングモード
指定フィールドで即値モードを使用した場合などである
。

第１８図から第２８図に示すフォーマットの模式図中で
使用されている記号の意味は以下の通りである。

Ｒｎ；レジスタ指定 （Ｓｈ）　：　６ビ・ノドの短縮形アドレッシングモー
ドでの指定方法 （Ｅａ）　：　８ビツトの一般形アドレッシングモード
での指定方法 フォーマントの図で点線で囲まれた部分は、拡張部を示
す。

（２，４，１）　　ｒ基本アドレッシングモード」本発
明のマイクロプロセッサのプロセッサ命令では種々のア
ドレッシングモードをサポートする。

それらの内、本発明のマイクロプロセッサでサポートす
る基本アドレッシングモードには、レジスタ直接モード
、レジスタ間接モード、レジスタ相対間接モード、即値
モード、絶対モード、ＰＣ相対間接モード、スタックポ
ツプモード、スタックブツシュモードがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。第１８図にフォーマットの模式図を示す
。図中、Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。第１９図にフォー
マットの模式図を示す。Ｒｎは汎用レジスタの番号を示
す。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトであるか３２ビツトであるかにより、２種類ある。

それぞれ、レジスタの内容に１６ビツトまたは３２ビツ
トのディスプレースメント値を加えた（直をアドレスと
するメモリの内容をオペランドとする。第２０図にフォ
ーマットの模式図を示す。

図中、Ｒｎは汎用レジスタの番号を示す。ｄｉｓｐ：１
６とｄｉｓｐ：３２とは、１６ビツトのディスプレース
メント値、３２ビットのディスプレースメント値をそれ
ぞれ示す、ディスプレースメント値は符号付きとして扱
われる。

即値モードは、命令コード中で指定されるビットパタン
をそのまま２ｉ１数と見なしてオペランドとする。第２
１図にフォーマットの模式図を示す。

図中、ｉｍｓ　　ｄａｔａは即値を示す。ｉｍｍ　　ｄ
ａｔａのサイズは、オペランドサイズとして命令中で指
定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビ・ノド
のピントバタンをアドレスとしたメモリの内容をオペラ
ンドとする。第２２回にフォーマントの模式図に示す。

図中、ａｂｓ　：　１６とａｂｓ：３２とは、１６ビソ
ト、３２ビツトのアドレス（直をそれぞれ示す。

ａｂｓ：１６でアドレスが示される場合は指定されたア
ドレス値が３２ビツトに符号拡張される。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトであるか３２ビツトであるかにより、２種類ある
。それぞれ、プログラムカウンタの内容に１６ビツトま
たは３２ビツトのディスプレースメント値を加えた値を
アドレスとするメモリの内容をオペランドとする。第２
３図にフォーマントの模式図を示す。図中、ｄｉｓｐ：
１６とｄｉｓｐ：３２とは、１６ビツトのディスプレー
スメント値、３２ビットのディスプレースメント値をそ
れぞれ示す。ディスプレースメント値は符号付きとして
扱われる。ＰＣ相対間接モードにおいて参照されるプロ
グラムカウンタの値は、そのオペランドを含む命令の先
頭アドレスである。多段間接アドレシングモードにおい
てプログラムカウンタの値が参照される場合にも、同じ
ように命令先頭のアドレスをＰＣ相対の基準値として使
用する。

スタックポツプモードはスタックポインタ＜ｓｐ＞の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする。例えば、３２ビツトデータを扱う際
には、オペランドアクセス後にＳＰが＋４だけ更新され
る。Ｂ、Ｈのサイズのオペランドに対するスタックポツ
プモードの指定も可能であり、それぞれＳＰが＋１．＋
２だけ更新される。第２４図にフォーマントの模式図を
示す。オペランドに対しスタックポツプモードが意味を
持たないものに対しては、予約命令例外が発生される。

具体的に予約命令例外となるのは、１ｖｒｉＬｅオペラ
ンド及びｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペラン
ドに対するスタックポツプモード指定である。

スタックブツシュモードはＳＰの内容をオペランドサイ
ズだけデクリメントした内容をアドレスとするメモリの
内容をオペランドとする。スタックブツシュモードでは
オペランドアクセス前にＳＰがデクリメントされる。例
えば、３２ビツトデータを扱う際には、オペランドアク
セス前にＳＰが−４だけ更新されるゆＢ、Ｈのサイズの
オペランドに対するスタックブツシュモードの指定も可
能であり、それぞれＳＰが−１，−２だけ更新される。

第２５図にフォーマットの模式図を示す、オペランドに
対してスタックブツシュモードが意味を持たない場合は
、予約命令例外が発生される。具体的に予約命令例外と
なるのは、ｒｅａｄオペランド及びｒｅａｄ−ｖｏｄＨ
ｙｗｒｉｔｅオペランドに対すスタックブツシュモード
指定である。

（２，４，２）　　ｒ多段間接アドレッシングモード」
複雑なアドレノソングも、基本的には加算と間接参照の
組合わせに分解することができる。従って、加算と間接
参照のオペレーションをアドレッシングのプリミティブ
として与えておき、それを任意に組合わせることができ
れば、いかに複雑なアドレッシングモードをも実現する
ことが可能である。本発明のマイクロプロセッサのプロ
センサ命令の多段間接アドレッシングモードはこのよう
な観点に立犯したアトレンジングモードである。

ｒＪｉ雑なアドレッシングモードは、モジュール間のデ
ータ参照あるいは＾Ｉ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔ
ｅｌｌｉｇｅｎｃｅ：人工知能）言語の処理系に特に有
用である。

多段間接アドレッシングモードを指定する際、基本アド
レッシングモーに指定フィールドでは、レジスフペース
多段間接モード１ＰＣベース多段間接モード、絶対ベー
ス多段間接モードの３種類の指定方法の内のいずれか１
つを指定する。

レジスタペース多段間接モードは、レジスタの値を拡張
されるべき多段間接アドレッシングのベース値とするア
トレンジングモードである。第２６図にフォーマントの
模式図を示す。図中、Ｒｎは汎用レジスタの番号を示す
。

ＰＣベース多段間接モードは、プログラムカウンタの値
を拡張されるべき多段間接アドレッシングのベース値と
するアドレッシングモードである。

第２７図にフォーマントの模式図を示す。

絶対ベース多段間接モードは、ゼロを拡張されるべき多
段間接アドレッシングのベース値とするアドレッシング
モードである。第２８図にフォーマントの模式図を示す
。

拡張する多段間接モード指定フィールドは１６ビノトを
単位としており、これが任意回反復される。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（ＸＩ、　Ｘ
２．　Ｘ４．　Ｘ８）と加算、メモリの間接参照を行な
う。第２９図は多段間接モードのフォーマットを示す模
式図である。各フィールドは以下に示す意味を有する。

Ｅ＝０　　：多段間接モード継続 Ｅ−１ニアドレス計算終了 ｔＢ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａｎ
ｄ■・０　：メモリ間接参照なし ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌｅ　＝
＝＞　ｔｍｐｌ・１　：メモリ間接参照あり ｍｅ＋ｗ　　［Ｌｍｐ　　＋　　ｄｉｓｐ　　＋　　Ｒ
ｘ　　＊　　５ｃａｌｅ　　］ｌｌ＝＞　　ｔｍｐ Ｍ＝０　　：　　＜Ｒｘ＞をインデクスとして使用ｉ・
１　：特殊なインデクス ＜ｌｂ＋＞ｓｏ　　インデクス値を加算しない　（Ｒｘ
＝Ｏ） ＜ＲＸ＞＝＋１　　プログラムカウンタをインデクスイ
直としてイ吏 用　　（Ｒｘ−ＰＣ） ＜Ｒｘ＞−２〜　　ｒｅｓｅｒｖｅｄ Ｄ＝Ｏ：多段間接モード中の４ビツトのフィールドｄ４
の値を４倍してディス プレースメント値とし、これを加 算する。ｄ４は符号付きとして扱い、 オペランドのサイズとは関係なく 必ず４倍して使用する。

Ｄ・１　：多段間接モードの拡張部で指定されたｄ　１
ｓｐｘ　（１６／３２ビツト）をディスプレースメント
値とし、これを 加算する。

拡張部のサイズはｄ４フィールドで 指定する。

ｄ４＝ｏｏ０１　　ｄｔｓｐｘは１６ビツトｄ４＝ｏｏ
１０　　ｄｔｓｐｘは３２ビットｘｘ：インデクスのス
ケール （ｓｃａｌｅ　＝　１／２／４／８） プログラムカウンタに対してＸ２．　Ｘ４．　Ｘ　８の
スケーリングを行なった場合には、その段の処理終了後
の中間値（ｔ＋ｓｐ）として不定値が入る。この多段間
接モードによって得られる実効アドレスは予測できない
値となるが、例外は発生しない。プログラムカウンタに
対するスケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリ二一ソヨ
ンを第３０図及び第３１図に示す、第３０図は多段間接
モードが継続するか終了するかのバリエーシヨンを示す
。第３１図はディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上、任意の段数が可能
になっ（３）［本発明のマイクロプロセッサのテスト命
令のフォーマント］ 本発明のマイクロプロセッサのテスト命令は３５ビツト
の固定長フォーマットである。第３２図〜第３７図に本
発明のマイクロプロセッサのテスト命令のフォーマット
の模式図を示す。フォーマット中に現れる記号の意味は
以下の通りである。

ＩＲＩ、：割込み要求線のビン番号０〜２から入力され
るフィールドであることを示す。

Ｄ：データパスのピン番号００〜３１から入力されるフ
ィールドであることを示す。

閂：演算結果出力が外部のメモリか否かを指定する部分 子ＰＡＩＩ　ｎ演算に関するパラメータを指定する部分
ＳＲ１！Ｇ　：ソースオペランドのレジスタ位置を指定
する部分 ＤＲＥＧ　：デスティネーションオペランドレジスタ位
置を指定する部分 ＺＳ：ソースオペランドサイズを指定する部分ｚＤ：デ
スティネーシコンオペランドサイズを指定する部分 ＤＤニスキャンインするデータを指定する部分また、１
２ビツトのマイクロｌｌ０Ｍ番地指定フィールドと、指
定データを無視するフィールド（ｄｏｎ“Ｌｃａｒｅ）
　　とがあるや テスト命令では、ソースオペランドはレジスタファイル
にある値または即値データのみを使用する。このため、
テスト命令ではアドレッシングモード等のメモリオペラ
ンドに関するアドレス指定フィールドはない。

（３，１）　　ｒ連続実行命令」 第３２図及び第３３図に示すテスト命令のフォーマント
は連続実行命令のフォーマントである。

連続実行命令は、指定されたマイクロＲＯＭ番地からマ
イクロプログラムに従って本発明のマイクロプロセッサ
を動作させる命令である。

第３２図に示す第１連続実行命令は、指定したマイクロ
ＲＯＭ番地からマイクロプログラムに従って本発明のマ
イクロプロセッサを動作させる際に、ＭＭ、ＴＰＡＲ，
５ＲＥＧ、ＤＲＥＧ、ＺＳ、ＺＤをマイクロプログラム
に対するパラメータとして使用する。

第３３図に示す第２連続実行命令は、マイクロプログラ
ムに対するパラメータ指定は行わない。

これら２つの連続実行命令で指定するマイクロＲＯＭ番
地は本発明のマイクロプロセッサのマイクロＲＯＭ番地
の範囲内で任意の値が許される。従ってこれらの命令に
より本発明のマイクロプロセッサに対して任意のマイク
ロＲＯＭ番地からのマイクロプログラムの実行を指定で
きる。

（３，２）　　ｒステップ実行命令」 第３４図及び第３５図に示すテスト命令のフォーマット
はステップ実行命令のフォーマットである。

ステップ実行命令は、多旨定されたマイクロＲＯＭ番地
のマイクロ命令に従って本発明のマイクロプロセッサを
１マイクロステツプだけ動作させる命令である。

第３４図に示す第１ステツプ実行命令は、指定したマイ
クロＲＯＭ番地からマイクロプログラムに従って本発明
のマイクロプロセッサを１マイクロステップ動作させる
際に、ＭＭ、　ＴＰＡＲ，５ＲＥＧ、　ＤＩＩＥＧ、　
２Ｓ、　ＺＤをマイクロプログラムに対するパラメータ
として使用する。

第３５図に示す第２ステツプ実行命令は、マイクロプロ
グラムに対するパラメータ指定は行わない。

これら２つのステップ実行命令で指定するマイクロＲＯ
Ｍ番地は本発明のマイクロプロセッサのマイクロＲＯＭ
番地の範囲内で任意の値が許される。

従って、これらの命令により本発明のマイクロプロセン
サに対して任意のマイクロＲＯＭ番地のマイクロ命令を
１ステツプだけ実行してその状態で停止することを指定
できる。

（３，３）　　ｒロード命令Ｊ 第３６図に示すテスト命令のフォーマットはテストモー
ドにおいて本発明のマイクロプロセッサの外部からオペ
ランドをロードするためのロード命令のフォーマットで
ある。

ロード命令は３５ビツトの命令の内の３２ビツトが即値
オペランドのフィールドであり、３２ビツトの値を本発
明のマイクロプロセッサに取込むことが可能である。

（３，４）　　ｒスキャンパス命令」 第３７図に示す命令のフォーマントはテストモードにお
いて本発明のマイクロプロセッサのスキャンバスを動作
させる命令であるスキャンバス命令のフォーマットであ
る。

スキャンバス命令により本発明のマイクロプロセッサは
内部のスキャンバスにデータをシリアルに入出力可能に
なる。

（４）「機能ブロックの構成」 第２図は本発明のマイクロプロセッサの一構成例を示す
ブロック図である。

本発明のマイクロプロセッサの内部を機能的に大きく分
けると、命令フェッチ部５１．命令デコード部５２．　
ＰＣ計算部５３．オペランドアドレス計算部５４、マイ
クロＲＯＨ部５５．データ演算部５６．外部バスインタ
ーフェイス（＋／Ｐ）部５７に分かれる。第２図ではそ
の他に、外部ヘアドレスを出力するアドレス出力回路５
８と、外部との間でデータを入出力するデータ人出力回
路５９と、制御信号入出力回路６０とを他の機能ブロッ
ク部と分けて示した。

（４，１）　　ｒ命令フェッチ部」 命令フェッチ部５１には、ブランチバッファと、命令キ
ューとその制御部等があり、次にフｓ７チすべき命令の
アドレスを決定して、ブランチバッファや外部のメモリ
からプロセッサ命令をフェッチする。また命令フェッチ
部５１はブランチバッファへの命令登録も行う。

ブランチバッファは小規模であるためセレクティブキャ
ソシュとして動作する。ブランチバッファの動作の詳細
は特開昭６３−５６７３１）号で詳しく述べられている
。

次にフェッチすべきプロセッサ命令のアドレスは命令キ
ューに入力すべき命令のアドレスとして専用のカウンタ
で計算される０分岐あるいはジャンプが発生した際には
、新たなプロセッサ命令のアドレスがＰＣＣ電算部５３
たはデータ演算部５６から転送されてくる。

外部のメモリからプロセッサ命令をフェッチする際は、
フェッチすべき命令のアドレスを外部バスインターフェ
イス部５７を通じてアドレス出力回路５８から外部へ出
力することによりデータ入出力回路５９から命令コード
をフェッチする。

バンファリングした命令コードの内、命令デコード部５
２で次にデコードすべき命令コードが命令デコード部５
２へ出力される。

テスト命令は命令フェッチ部５１ではフェッチされない
。

（４，２）　　ｒ命令デコード部」 命令デコード部５２では基本的に１６ビフト　（ハーフ
ワード）単位にプロセッサ命令コードをデコードする。

この命令デコード部５２には第１ハーフワードに含まれ
るオペコードをデコードするＦＩＩＷデコーダ、第２．
第３ハーフワードに含まれるオペコードをデコードする
ＮＦＨＩＩデコーダ、アドレッシングモードをデコード
するアドレッシングモードデコーダが含まれる。

更に、Ｆ）ＩＷデコーダ及びＮＦＩＩ−デコーダの出力
を更にデコードしてマイクロＲＯＭのエントリアドレス
を計算する第２デコーダ、条件分岐命令の分岐予測を行
う分岐予測機構、オペランドアドレス計算の際のパイプ
ラインコンフリクトをチエツクするアドレス計算コンフ
リクトチエツク機構等も含まれる。

命令デコード部５２は、命令フェッチ部５１から入力さ
れたプロセッサ命令コードを２クロツクにつきＯ〜６バ
イトデコードする。デコード結果の内、データ演算部５
６での演算に関する情報がマイクロ１）０Ｍ部５５へ、
オペランドアドレス計算に関係する情報がオペランドア
ドレス計算部５４へ、ＰＣ計算に関係する情報がＰＣＣ
電算部５３それぞれ出力される。

テスト命令が命令デコード部５２へ入力されることはな
く、従ってデコードされることもない。

（４，３）　　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部５５にはデータ演算部５６の制御及び
本発明のマイクロプロセッサ各部の診断をする種々のマ
イクロプログラムルーチンが格納されているマイクロＲ
ＯＭ、マイクロシーケンサ、マイクロ命令デコーダ等が
含まれる。マイクロ命令はマイクロＲＯＭから２クロツ
クに１度読出される。マイクロシーケンサはマイクロプ
ログラムで示されるシーケンス処理の他に、例外２割込
及びトラップ（この３つを１）．１↑と総称する）の処
理及びテスト割込みをハードウェア的に受付ける。また
マイクロ１）０Ｍ部はストアバッファの管理も行う。

プロセッサモードでは、マイクロ１）０Ｍ部には命令コ
ードに依存しない割込み及び演算実行結果によるフラッ
グ情報と、第２デコーダの出力等の命令デコード部５２
からの出力が入力される。

テストモードでは、マイクロＲＯＭ部はＣＰＵの診断プ
ロセッサとして動作する。テストモードでは第２デコー
ダの出力ではなくデータ入出力回路５９からの出力が直
接マイクロＲＯＭ部へ入力される。

また、テストモードの間は一切の割込みは受付けられな
い。

プロセッサモードでは、マイクロデコーダの出力は主に
データ演算部５６に対して出力されるが、ジャンプ命令
の実行による他の先行処理中止情報等の一部の情報は他
の機能ブロックへも出力される。

テストモードでは、マイクロＲＯＭ部５５ば上記のプロ
センサモードでの出力に加えて各種の診断制御情報を本
発明のマイクロプロセッサ内部の他のブロックへ出力す
る。

（４，４）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部５４ば、命令デコード部５２のアドレ
スデコーダ等から出力されたオペランドアドレス計算に
関係する情報によりハードワイヤード制御される。この
オペランドアドレス計算部５４ではオペランドのアドレ
ス計算に関する大半の処理が行われる。メモリ間接アド
レッシングのためのメモリアクセスのアドレス及びオペ
ランドアドレスがメモリにマンプされたＩｌｏ　Ｒ１域
に入るか否かのチエツクも行われる。

オペランドアドレス計算部５４でのアドレス計算結果は
外部バスインターフェイス部５７へ送られる。

なお、アドレス計算に必要な汎用レジスタやプログラム
カウンタの値はデータ演算部５６から入力される。

メモリ間接アドレッシングを行う場合は、オペランドア
ドレス計算部５４は参照すべきメモリアドレスを外部バ
スインターフェイス部５７を通してアドレス出力回路５
８から外部へ出力し、データ入出力部５９から入力され
た間接アドレス値を命令デコード部５２をそのまま通過
させてフェッチする。

（４，５）　　ｒＰ’Ｃ計算部」 ＰＣ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のｐｃ値を計算する０本発明のマイクロプロセ
ッサのプロセッサ命令は可変長命令であり、命令をデコ
ードしてみないとその命令の長さが判明しない、ＰＣ計
算部５３は、命令デコード部５２から出力される命令長
をデコード中の命令のｐｃ値に加算することにより次の
命令のｐｃ値を作り出す。

ｐｃ計算部５３での計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される。

（４，６）　　ｒデータ演算部」 データ演算部５６はマイクロプログラムにより制御され
、マイクロＲＯＭの出力であるマイクロ命令に従って各
命令の機能を実現するために必要な演算をレジスタファ
イルと演算器とを使用して実行する。

プロセッサ命令の演算対象となるオペランドがアドレス
あるいは即値である場合は、オペランドアドレス計算部
５４で計算されたアドレスあるいは即値は外部バスイン
ターフェイス部５７を通過してデータ演算部５６へ入力
される。また、プロセッサ命令の演算対象となるオペラ
ンドがＣＰＵ外部のメモリにあるデータである場合は、
アドレス計算部５４で計算されたアドレスをバスインタ
ーフェイス部５７がアドレス出力回路５８から出力する
ことによりＣＰＵ外部のメモリからフェッチされただオ
ペランドはデータ入出力回路５９からデータ演算部５６
へ人力される。

テストモードでロード命令を実行した場合には、演算対
象となる即値オペランドがデータ入出力回路５９からデ
ータ演算部５６へ人力される。

演算器としてはＡＬＵ、バレルシフタ、プライオリティ
エンコーダあるいはカウンタ１　シフトレジスタ等があ
る。レジスタファイルと主な演算器との間は３つのバス
で結合されており、１つのレジスタ間演算を指示する１
マイクロ命令が２クロツクサイクルで処理される。

データ演算の際に外部のメモリをアクセスする必要があ
る場合は、マイクロプログラムの指示により外部バスイ
ンターフェイス部５７を通じてアドレス出力回路５８か
らアドレスがＣＰＵ外部へ出力されることにより、デー
タ入出力回路５９を通じて目的のデータがフェッチされ
る。

外部のメモリにデータをストアする場合は、外部バスイ
ンターフェイス部５７を通してアドレス上方回路５日か
らアドレスが出力されると同時に、データ入出力回路５
９からデータがＣＰＵ外部へ出力される。オペランドス
トアを効率的に行うためデータ演算部５６には４バイト
のストアバッファが備えられている。

ジャンプ命令の処理２例外処理等の結果、新たな命令ア
ドレスをデータ演算部５６が得た場合は、データ演算部
５６はこれを命令フェッチ部５１とＰＣ計算部５３とへ
出力する。

（４，７）１７外部バスインターフヱイス部」外部バス
インターフェイス部５７は、プロセッサモードにおいて
は本発明のマイクロプロセッサの入出力ビンを介しての
通信を制御する。メモリのアクセスはすべてクロック同
期で行われ、最小２クロックサイクルで行うことができ
る。

メモリに対するアクセス要求は命令フェッチ部５１、　
アドレス計算部５４及びデータ演算部５６から独立に生
しる。外部バスインターフェイス部５７はこれらのメモ
リアクセス要求を調停する。更に、メモリと本発明のマ
イクロプロセサとを結ぶデータバスサイズである３２ビ
ツト（ｌワード）の整置境界を跨ぐメモリ番地に位置す
るデータのアクセスは、このブロック内でワード境界を
跨ぐことが自動的に検知され、２回のメモリアクセスに
分解して行われる。

ブリフェッチ対象のオペランドとストア対象のオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェッチオペランドへのバイパス処ＦＪモ
外部バスインターフェイス部５７が行う。

テストモードでは、外部バスインターフェイス部５７は
一切のメモリアクセス要求を受付けない。

テストモードでは、データ人出力回路５９とアドレス出
力回路とはマイクロＲＯＭ部５５から直接ｍｌ＋御さ（
５）「本発明のマイクロプロセッサの入出力インターフ
ェイス」 第３閏は本発明のマイクロプロセッサの入出力ビンを示
す模式図である。

図中、ＣＬにはクロック入力、ＲＥＳＥＴｌよりセント
割込み入力、１ＲＬｌｔＯ：２は割込み人力、ＩＡＣＫ
Ｉは割込み応答出力、ＬＯＣＩはインターロックバスサ
イクルか否かを示す出力、ＹＥＳＴＩはテスト割込み入
力、ＤＢＧＩＮＴＨよデバッグ割込み入力、ＤＢＧＡ（
Ｊｌはデバッグ処理中を示す出力、ＢＣＩＯ：３．　Ｂ
ＳＩ、ＡＳ雲、　Ｏ８１゜Ｒ／Ｍｌはバスサイクル制御
出力、ＤＣＩはバスサイクル制御ｎ入力、ＤＯ：３１ハ
チ−９人出力、ＡＯ：３１　ハ？ドレス出力である。

ＴＥＳＴＩＩピン以外は本発明のマイクロプロセンサを
応用システムに組込む際にも使用するが、その際に誤っ
てテスト割込みが入力されることを防ぐためにＹＥＳＴ
Ｉ　ビンは電源に接続される。

各入出力信号は、プロセッサモードにおいては上述の如
き機能で使用される。しかしテストモードにおいては、
Ｉ）ＢＧＩＮＴＩ！ビンがテスト命令取込み指示人力、
ＤＢＧＡＣＫ雲ビンがテスト命令実行中を示す出力、Ｉ
ＲＬＩＯ：２ビンがテスト命令入力、ＤＯ：３１ビンが
テスト命令入力及びテスト結果出力、ＡＯ：３１がテス
ト結果出力の機能で使用される。更にスキャン命令に対
しては、ＤＯピンがスキャン入力、ＬＯ（、Ｋｌピンが
スキャンアウト出力の機能を有する。

各入出力ビンはＣＬＫに対してクロック同期して１３号
を入出力する。

（６）「プロセッサモードでの動作」 本発明のマイクロプロセッサはプロセッサモードではプ
ロセッサ命令をバイブライン処理して高性能に動作する
。ここではまず、プロセッサモードにおける本発明のマ
イクロプロセッサのバイブライン処理手順について説明
し、次にプロセッサモードにおける本発明のマイクロプ
ロセッサの外部メモリアクセス動作の一例を説明する。

（６，１）　　ｒパイ１５４２機構」 本発明のマイクロプロセッサのバイブライン処理は第４
図に示すような構成を採っている。

命令をブリフェッチする命令フェッチステージ（ＩＰス
テージ）３１．命令をデコードするデコードステージ（
Ｄステージ）３２．オペランドのアドレス計算を行うオ
ペランドアドレス計算ステージ（Ａステージ）３３．マ
イクロＲＯＭアクセス（特にＲステージ３６と称す）及
びオペランドのブリフェッチ（特にＯＦステージ３７と
称すンを行うオペランドフェッチステージ（Ｆステージ
）３４．命令を実行する実行ステージ（Ｅステージ）３
５の５段構成をパイプライン処理の基本とする。

Ｅステージ３５では１段のストアバッファがあるほか、
高機能命令の一部は命令実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果がある
。

各ステージは他のステージとは独立して動作し、理論上
は５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロックで行うことが
できる。従って理想的には２クロツクごとに次々とパイ
プライン処理が進行する。

本発明のマイクロプロセッサにはメモリーメモリ間演算
あるいはメモリ間接アドレッシング等のように１回の基
本パイプライン処理だけでは処理が行えない命令がある
が、本発明のマイクロプロセッサはこれらの処理に対し
てもなるべく均衡したパイプライン処理が行えるように
構成されている。複数のメモリオペランドを有する命令
に対しては、メモリオペランドの数に基づいて、デコー
ド段階で複数のパイプライン処理単位（ステップコード
）に分解してパイプライン処理が行われる。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２で詳しく述べられている。

ＩＰステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。Ｄステージ３２からＡステ
ージへ渡される情報は命令で指定された演算に関する情
報（Ｄコード４１と称す）と、オペランドのアドレス計
算に関係する情報（＾コード４２と称す）との２つがあ
る。Ａステージ３３からＦステージ３４へ渡される情報
はマイクロプログラムルーチンのエントリ番地及びマイ
クロプログラムへのパラメータ等を含むＲコード４３と
、オペランドのアドレスとアクセス方法指示情報等を含
むＦコード４４との２つである。Ｆステージ３４からＥ
ステージ３５へ渡される情報は、演算制御情報とリテラ
ル等を含むＥコード４５と、オペランドやオペランドア
ドレス等を含むＳコード４６との２つである。

Ｅステージ３５以外のステージで検出されたＢＩＴはそ
のコードがＥステージ３５へ到達するまではＥ！↑処理
を起動しない、Ｅステージ３５で処理されている命令の
みが実行段階の命令であり、ＩＰステージ３１−Ｆステ
ージ３４で処理されている命令は未だ実行段階に至って
いないのである。従って、Ｅステージ３５以外で検出さ
れたＢＩＴは）食出されたたことがステップコード中に
記録されてで次のステージへ伝えられるのみである。

（６，２）　　ｒ各バイブラインステージの処理」各パ
イプラインステージの入出カステップコードには第４図
に示したように便宜上名前が付与されている。またステ
ップコードには、オペレージコンコードに関する処理を
行い、マイクロＲＯＭのエントリ番地あるいはＥステー
ジ３５に対するパラメータ等になる系列と、Ｅステージ
３５のマイクロ命令に対するオペランドになる系列との
２系列がある。

（６，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）３１はプロセッサ命令を
メモリあるいはブランチバッファからフェッチして命令
キューへ入力し、Ｄステージ３２に対して命令コードを
出力する。命令キューの入力は整置された４バイト単位
で行われる。メモリからプロセッサ命令をフェッチする
際は整置された４バイトにつき最小２クロックを要する
。ブランチバッファがヒントした場合は整置された４バ
イトにつき１クロンクでフェッチ可能である。

命令キューの出力単位はは２バイトごとに可変であり、
２クロツクの間に最大６バイトまで出力できる。また分
岐の直後には、命令キューをバイパスして命令基本部２
バイトを直接命令デコーダへ転送することもできる。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先命令アドレスの管理及び命令キューの制
御もＩＦステージ３１が行う。

（６，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＦステージ３１か
ら入力されたプロセッサ命令コードをデコードする。デ
コードは命令デコード部５２のＦＩＩＷデコータ、　Ｎ
ＦＨＷデコーダ、アドレッシングモードデコーダを使用
して、２クロック単位で１度行なわれ、１回のデコード
処理で０〜６バイトの命令コードが消費される（リター
ンサブルーチン命令の復帰先アドレスを含むステップコ
ードの出力処理等では命令コードは消費されない）。１
回のデコードで、Ａステージ３３に対してアドレス計算
情報としてのＡコード４２である約３５ビツトの制御コ
ードと最大３２ビツトアドレス修飾情報と、オペレーシ
ョンコードの中間デコード結果としてのＤコード４１で
ある約５０ビツトの制御コードと８ビツトのリテラル情
報とが出力される。

Ｄステージ３２では各命令のｐｃ計算部５３の制御、命
令キューからの命令コード出力処理も行う。

（６，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
での処理は大きく２つに分かれる。

１つは命令デコード部５２の第２デコーダを使用してオ
ペレージシンコードの後段デコードを行う処理で、他方
はオペランドアドレス計算部５４でオペランドアドレス
の計算を行う処理である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスタ、メモリの書込み予約及びマイ
クロプログラムルーチンのエントリ番地とマイクロプロ
グラムに対するパラメータ等を含むＲコード４３の出力
を行う。

なお、レジスタ、メモリの書込み予約は、アドレス計算
で参照したレジスタ、メモリの内容がパイプライン上を
先行する命令で書換えられることによって誤ったアドレ
ス計算が行われることを防ぐためのものである。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従つてオペランドアドレス計算部５４
で加算及びメモリ間接参照を組合わせてアドレス計算を
行い、その計算結果をＦコード４４として出力する。こ
の際、アドレス計算に伴うレジスタあるいはメモリの続
出し時にコンフリクトチエツクが行われ、先行命令によ
るレジスタあるいはメモリへの書込み処理を終了してい
ないためコンフリクトが指示されれば、先行命令がＥス
テージ３５で書込み処理を終了するまで待機状態になる
。

（６，２，４）　　ｒマイクロＲＯ阿アクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４の処
理も大きく２つに分かれる。

−４はマイクロ１）０門のアクセス処理であり、特にＲ
ステージ３６と称する。他方はオペランドブリフェッチ
処理であり、特にＯＦステージ３７と称する。

Ｒステージ３６とＯＦステージ３７とは必ずしも同時に
動作するわけではなく、メモリアクセス権が獲得できる
か否か等に依存して、独立して動作する。

Ｒステージ３６の処理であるマイクロＲＯＭアクセス処
理は、Ｒコードに対して次のＥステージでの実行に使用
する実行制御コードであるＥコードを生成するためのマ
イクロＲＯＭアクセスとマイクロ命令デコード処理であ
る。１つのＲコードに対する処理が２つ以上のマイクロ
プログラムステップに′分解される場合、マイクロｌ？
ＯＭはＥステージ３５で使用され、次のＲコード４３は
マイクロｌ？ＯＭアクセス待ちになる。Ｒコード４３に
対するマイクロＲＯＭアクセスが行われるのはその前の
Ｅステージ３５での最後のマイクロ命令実行時である。

本発明のマイクロプロセッサでは、大半の基本命令は１
マイクロプログラムステツプで実行されるため、実際に
はＲコード４３に対するマイクロＲＯＭアクセスが次々
と行われることが多い。

（６，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３７はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドブリフェッチはＦコード４４を人力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード４６
として出力する。１つのＦコード４４ではワード境界を
跨いでもよいが、４バイト以下のオペランドフェッチを
指定する。Ｆコード４４にはオペランドのアクセスを行
うか否かの指定も含まれており、Ａステージ３３で計算
されたオペランドアドレス自体あるいは即値をＥステー
ジ３５へ転送する場合にはオペランドプリフェッチは行
われず、Ｆコード４４の内容がＳコード４６として転送
される。

プリフェッチしようとするオペランドとＥステージ３５
が書込み処理を行おうとするオペランドとが一致する場
合は、オペランドプリフェッチはメモリからは行われず
、バイパスして行なわれる。

（６，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６を入力として動作する。このＥステージ３５
が命令を実行するステージであり、Ｆステージ３４以前
のステージで行われた処理は総てＥステージ３５のため
の前処理である。Ｅステージ３５でジャンプ命令が実行
されたり、ＢＩＴ処理が起動されたりした場合は、■Ｆ
ステージ３１−Ｆステージ３４までの間で行われた処理
はすべて無効化される。Ｅステージ３５はマイクロプロ
グラムにより制御され、Ｒコード４５にて示されたマイ
クロプログラムルーチンのエントリ番地からの一連のマ
イクロ命令を実行することにより命令を実行する。

マイクロＲＯＭの読出しとマイクロ命令の実行とはパイ
プライン化されて行われる。従ってマイクロプログラム
で分岐が起きた場合は、１マイクロステツプの空きが発
生する。また、Ｅステージ３５はデータ演算部５６にあ
るストアバッファを利用して、４バイト以内のオペラン
ドストアと次のマイクロ命令実行とをパイプライン処理
することもできる。

Ｅステージ３５ではＡステージ３３で行ったレジスタあ
るいはメモリに対する書込み予約をオペランドの書込み
の後に解除する。

各種の割込は命令の切れ目においてＥステージ３５に直
接受付けられ、マイクロプログラムにより必要な処理が
実行される。その他の各種ＢＩＴの処理もマイクロプロ
グラムにより行われる。

（６，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは人力ラッチと出力ランチと
を有し、他のステージとは独立して動作することを基本
とする。各ステージは１つ前に行った処理が終了し、そ
の処理結果を出力ラッチから次のステージの入力ラッチ
へ転送し、自身のステージの入カラフチに次の処理に必
要な入力信号が総て揃うえば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号が総て有効となり、
現在の処理結果を後段のステージの入カラフチへ転送し
て出力ランチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が総て揃っている必要がある。入力信号が
揃っていないと、そのステー・ジは待ち状態（人力待ち
）になる、出力ランチから次のステージの入力ラッチへ
のデータ転送に際しては、次のステージの入力ラッチが
空き状態になっている必要があり、次のステージの人力
ラッチが空き状態でない場合もパイプラインステージは
待ち状態（出力待ち）になる。必要なメモリアクセス権
が穫得できなかったり、処理しているメモリアクセスに
ウェイトステートが挿入されていたり、その他のパイプ
ラインコンフリクトが生じた場合にも、各ステージの処
理自体が遅延する。

（６，４）　　ｒプロセッサモードでのメモリアクセス
動作」 第５図にプロセッサモードでの本発明のマイクロプロセ
ッサの外部入出力動作の一例としてのメモリアクセスの
タイミングチャートを示す。

メモリアクセスは十分高速なメモリに対しては外部人カ
クロフクの４クロツクに１度の速度で行われる。第５図
では最初にゼロウェイトのリードサイクル、次にゼロウ
ェイトのライトサイクル。

次に１クロンクウエイトのリードサイクルを示す。

図中１）ＣＬにはＣＬＩ［の２倍の周期のバスクロンク
であり、メモリバスサイクルの基本となる信号である。

ＢＣＬにはＣＩＪの奇数番目パルスと偶数番目パルスと
を定める。ＣＬＫに同期して動作する本発明のマイクロ
プロセッサとＢＣＬＫとの同期はリセント割込みにより
行う。

リードサイクルではアドレスが出力され、ＢＣＬＫがロ
ーレベルである間のＣＬＫの立下り時にＤＣｌがアサー
トされた際のＤＯ：３１の値が取込まれてバスサイクル
が終了する。ライトサイクルではまずアドレスが出力さ
れ、１クロツク遅れてデータが出力され、ＢＣＬＫがロ
ーレベルである間のＣＬＫの立下り時にＤＣＩがアサー
トされればバスサイクルが終了する。

このようにプロセッサモードにおいては、ＣＬＫに同期
したバスサイクルを本発明のマイクロプロセッサが起動
することにより外部との入出力動作（７）「テストモー
ドでの動作」 本発明のマイクロプロセッサはテストモードにおいては
、テスト命令に従って各機能ブロックの診断を実行する
。

第１図はテストモード時の動作状態の概念を示す本発明
のマイクロプロセッサの一構成例のブロック図である。

テスト命令のマイクロＲＯＭ番地フィールドあるいはＲ
コード４３のマイクロＲＯＭ番地を取込み、その番地か
らのマイクロプログラムのシーケンスを制御するマイク
ロシーケンス制御部１０．マイクロプログラムの番地を
管理するマイクロプログラムカウンタ（μＰＣ）１）．
マイクロプログラムを記憶するマイクロＲＯＭ１２．各
部・イクロ命令のデコード及びその実行を制御するマイ
クロ命令実行制御部１３゜テスト命令の一部または命令
デコード部の出力であるＲコード４３をマイクロシーケ
ンス制御部へ転送するＲコードランチ部１４．　　Ａコ
ード４２をランチしたり圧縮して蓄積するＡコードラッ
チ部１５．命令フェッチ部５１．命令デコード部５２．
オペランドアドレス計算部５４．データ演算部５６．テ
スト命令の上位３ビツトをマイクロシーケンス制御部ｍ
部ｔｏへ入力するＩＲＩＪＯ：２ピン１６．テスト命令
の取込みを指示するＤＢＧＩＮＴｔピン１７．テストモ
ードにおいてテスト命令実行中を示すＤＢＧＡＣＫＩピ
ン１８．テスト命令の下位３２ビツトをデータ入出力回
路５９からバイパスバス２３を通じてＲコードランチ部
１４とマイクロシーケンス制御部１０とへ転送したりま
た命令フェッチ部５１のテスト結果をデータ入出力回路
５９へ転送するＤＯババス９．オペランドアドレス計算
部５４あるいはデータ演算部５６のテスト結果をアドレ
ス出力回路５８へ転送するＡＡババス０．データ入出力
回路５９から１ビツトのスキャンインデータをマイクロ
ＲＯＭ１２の出力部の第１リニアフイードバツクシフト
レジスタＬＰＳＲ２４へ転送するＤｏピン２１．スキャ
ンアウトデータをＡコードラッチ部１５の第３リニアフ
イードバツクシフトレジスタＬＦＳｌ？２６からマイク
ロブロセ、す外部へ出力するＬＯＣＩビン２２等にて構
成されている。

Ｒコードラッチ部１４には第２リニアフイードバツクシ
フトレジスタＬＦＳＲ２５があり、データ演算部５８に
は第４リニアフイードバツクシフトレジスタＬＦＳＲ２
７がある。命令デコード部５２には自己診断時に使用す
るカウンタ２８がある。

テストモードでは、入力されたテスト命令に従いマイク
ロシーケンス制御部１０がマイクロＩ？Ｏ？１）２をア
クセスしてマイクロプログラムを実行することによりマ
イクロプロセッサの各部をテストする。

テスト動作に必要なデータはロード命令によりデータ演
算部５６のＤＯレジスタ２９へ取込まれる。

命令フェッチ部５１はマイクロ命令実行１ｉｌＩ？ｌ’
１部１３の指示に従ってテスト動作を行い、その結果を
ＤＤババス７．データ入出力回路５９を介してマイクロ
プロセッサ外部へ出力する。

命令デコード部５２はマイクロ命令実行制御部１３の指
示に従ってテスト動作を行い、その結果をＲコードラッ
チ部１４とＡコードラッチ部１５とへ出力する。

オペランドアドレス計算部はマイクロ命令実行制御部１
３の指示に従い、データ演算部５６のレジスタフアイル
から転送されるデータを使用してテスト動作を行い、そ
の結果をＡＡババス０．アドレス出力回路５８を介して
マイクロプロセッサ外部へ出力する。

データ演算部５６はマイクロ命令実行制御部１３の指示
に従いテスト動作を行う。テスト動作に必要なデータは
ロード命令によりマイクロプロセッサ外部からＤロレジ
スタ２９へ取込むこともできる。テスト動作の中間演算
結果はレジスタファイルに保存され、テスト結果はＡ＾
ババス０．アドレス出力回路５日を介してマイクロプロ
セッサ外部へ出力される。

（７，１）　　ｒテスト命令の取込み」テスト命令は命
令フェッチ部５１及び命令デコード部５２を介すること
なくバイパスバス２３を通じて直接Ｒコードラッチ部１
４とマイクロシーケンス制御部ｌＯとへ取込まれる。ロ
ード命令とスキャンバス命令以外のテスト命令の各フィ
ールドはプロセッサモードでプロセッサ命令をデコード
して得られたＲコード４３と類イ以のフォーマットとな
っており、テスト命令の取込みはＲコード４３を直接書
換える形態をとる。テスト命令で指定されないＲコード
４３のフィールドはテスト命令取込み前にＲコードラッ
チ部１４に保持されていた内容をそのまま保持する。マ
イクロｌ１０Ｍ番地はＲコード４３を書換えるのではな
く、直接マイクロシーケンス制御部ｌＯへ入力される。

テスト命令の取込みではメモリサイクルは起動されない
、テスト命令の取込みのタイミングをテスト結果の出力
タイミングと共に第６図のタイミングチャートに示す。

ＤＢＧＡＣＫＩがネゲートされているとき、ＩＲＬＯ：
２ビン１６とＤ（ｈ３１ピン２１とにテスト命令のピン
トバタンを入力しながらＢＣＬにとＣＬにの両方が立上
がるタイミングに同期してＤＢＧＩＮＴＩビン１７をア
サートすることによりテスト命令が取込まれる。

（７゜１．１）　　ｒＲコードのフォーマントとテスト
命令」第３８図はＲコード４３のフォーマントの模式図
である。Ｒコード４３は３２ビツト長であり、各フィー
ルドの意味は以下の通りである。

ｏｐｌ：　演算に関する第１のパラメータを指定する部
分 Ｍｌｆ演算結果出力が外部のメモリか否かを指定する部
分 ｏｐ２　：　演算に関する第２のパラメータを指定する
部分 Ｒ８：ソースオペランドのレジスタ位Ｗ　を指定する部
分 ＲＤ：デスティネーションオペランドレジスタ位置を指
定する部分 呵Ｓ：ソースオベランドサイズを指定する部分１４０：
デスティネーションオペランドサイズを指定する部分 また、マイクロＲＯＭ番地を指定するフィールドは８ビ
ツトであり、マイクロシーケンス制御部１０へ人力され
る際に下位にゼロが４ビツト拡張される０本発明のマイ
クロプロセッサのマイクロプログラムは１ワードが１）
２ビツトのマイクロ命令でコーディングされており、４
にワードの空間に格納されている。各Ｒコード４３で指
定される各マイクロプログラムルーチンのエントリ番地
の下位４ビツトは必ずゼロである。従ってＲコード４３
で指定可能なマイクロプログラムルーチンのエントリは
２５６個である。

第３２〜３７図に示すテスト命令のフォーマットの内、
Ｒコード４３を書換える命令は第３２図に示す第１連続
実行命令と第３４図に示す第１ステツプ実行命令とであ
る。この２つの命令が入力されるとＲコード４３の内の
ＯＰ１フィールドとマイクロＲＯＭ　番地を指定するフ
ィールド以外が書換えられる。　ＭＷフィールドは間フ
ィールドに、ＯＰ２フィールドはＴＰＡＲフィールドに
、ＲＳフィールドはＳＲＩ！Ｇフィールドに、ＲＤフィ
ールドはＤＩ？ＥＧフィールドに、−Ｓフィールドはｚ
Ｓフィールドに、１）０フイールドは２０フイールドに
それぞれ書換えられる。ＯＰ１フィールドとマイクロＲ
ＯＭ番地の上位８ビツトを示すフィールドはテスト命令
取込み前の値のまま保持される。

第３９図に具体的なプロセッサ命令のＲコード４３の例
を示す、各命令の意味は以下の通りである。

ＭＯＶ、Ｗ　　Ｒ２、Ｍ［ｉＭ：　Ｌ／ジスタ２から４
バイトのデータをメモリへ転送する。

ＣＭＰ、Ｂ　　Ｒ８、ＲＯ：レジスタ８とレジスタ０の
各１バイトのデータを比較 する。

ＡＤＤ、Ｗ　　ＭＥＭ、Ｒ２：レジスタ２の４バイトの
データにメモリの４バイトの データを加算してレジスタ ２に格納する。

ＳＨＡ、１４　１２　、ＲＯ？レジスタ０の４バイトの
データを２ビツト算術シフト する。

ＭＵＬ、ｌｌ　　Ｒ７，Ｒ１５：　レジスタ７とレジス
タ１５の各２バイトのデータを乗算 してレジスタ１５に格納する。

ＪＭＰ　　　ａ（Ｒ３）　　：　レジスタ３の４バイト
のデータをアドレスとする番地 ヘジャンブする。

本発明のマイクロプロセッサではＭＯＶＪとＡ［ｌＤ、
Ｗとは共に同じマイクロプログラムで処理されるためマ
イクロプログラムルーチンを共有しており、マイクロＲ
ＯＭ番地は互いに等しい、また、各命令のオペランドの
レジスタ番号及びオペランドサイズがＲコード４３の種
々のフィールドにマイクロプログラムに対するパラメー
タとして反映されている。

第４０図に具体的なテスト命令の例を示す。各命令の意
味は以下の通りである。

ＴＥＳＴＡＬ［ｌ０ＰＥ　　　：　　ＡＬｔｌの各種演
算機能を−１−ｘトする第２連続実行命令。

ＴＥＳＴＡＡＤロ　　　ニオペランドアドレス計算部を
テストする第２連続実行 命令。

↑ＣＭＰ、Ｂ　Ｒ８，ＲＯ：　ＣＭＰ、Ｂ　Ｒ８，ＲＯ
と同じマイクロプログラムルーチンを実 行する第１ｉ！続実行命令。

Ｓ３ＭＵＬ、ｌ’ｌ　Ｒ７，Ｒ１５：　ＭＵＬ、ＨＲ７
，Ｒ１５のマイクロプロクラムルーチンのエンド リ番地から３番地先のマイ クロ命令を１つだけ実行す る第１ステツプ実行命令。

０１ｌＴＰｔｌ’ｒ　Ｒ３：レジスタ３の４バイトのデ
ータをＡＡババス０とアドレス 出力回路５８とを通じてマイ クロプロセッサ外部へ出力 する第１ｉ！続実行命令。

ｌＮＰｔ１Ｔ　　Ｒ５：データ演算部５６中のＤＤレジ
スタ２９の４バイトのデータ をレジスタ５へ転送する第 ｆｉｌｌ統実行命令。

テスト命令ではＲコード４３のＯＰｌを変更することが
できないため、上述のテスト命令の内、ＴＣＭＰ、　Ｗ
あるいは５３ＭｔｌＬ、Ｈの命令を実行する前に、ＯＰ
Ｉが“ｏｏｏｏ”になるプロセッサ命令をプロセッサモ
ードで実行しておく必要がある。しかし、本発明のマイ
クロプロセッサではテスト命令の下位３２ピントの各ビ
ットの設定を自由に行い得ることにより、テストモード
でマイクロプロセッサの各部分を診断する診断専用のマ
イクロプログラムルーチンもプロセッサ命令のマイクロ
プログラムルーチンもテスト命令で実行できる。

（７，２）　　ｒテスト結果の出力」 本発明のマイクロプロセッサがテストモードにおいてテ
スト結果を出力するタイミングをテスト命令の取込みタ
イミングと共に第６図のタイミングチャートに示す。

テストモードでは、アドレス出力回路５Ｂは＾＾ババス
０の内容で常時出力ピンＡＯ：３１を駆動しており、メ
モリサイクルは起動されない、テスト命令に従ってＡＡ
ババス０ヘテスト結果が出力されるとその値が出力ピン
ＡＯ：３１へ出力される。また、命令フェッチ部５１が
テストされる場合はテスト結果をＤＤババス９とデータ
入出力回路５９とを介してマイクロプロセッサ外部へ出
力する。この際には出力ビン＾Ｏ：３１でテスト結果を
出力する場合と同じく、ＤＢＧＡＣにロビン１８のアサ
ート期間中、データ入出力回路５９はＤＯババス９の内
容で入出力ビン００：３１を駆動する。この場合もメモ
リサイクルは起動されない。

（７，３）　　ｒステップ実行命令の動作」本発明のマ
イクロプロセッサでは、ステップ実行命令を実行させる
と、マイクロ命令が１命令だけ実行され、次のテスト命
令を待機する状態となる。本発明のマイクロプロセッサ
ではステップ実行命令を実行する際は、マイクロ命令の
一部でありマイクロプログラムの実行シーケンスを制御
するシーケンスフィールドをマイクロシーケンサへ転送
する部分をハードウェア的にステップ実行命令の実行状
態とする。

第４８図は本発明のマイクロプロセッサのマイクロ命令
のフィールド分割を示す模式図である。

本発明のマイクロプロセッサのマイクロ命令は第４８図
に示すように１０種類のフィールドに分割される。各フ
ィールドはマイクロ命令デコーダによりデコードされ、
マイクロ命令で指定される全制御′ｎ線と１対ｌに対応
する信号となる。マイクロプログラムの実行シーケンス
を制御するフィールドは６ビツトであり、ビットパタン
により第４９図に示すような制御を行う。

第５０図はステップ実行命令を実行させるための制御回
路の構成を示す回路図である。

図中、６１はマイクロＲＯＭ１２から出力されたマイク
ロ命令の６ビツトのシーケンスフィールド６６をラッチ
するシーケンスフィールド出力ランチである。

６２はＩＲＬＯ：２ビン１６から取込まれたテスト命令
の上位３ビツトをラッチするｒｌｌＬ入カラツカラッチ
。

６３はＩＲＬ入力ラッチ６２の出力６５に従ってシーケ
ンスフィールド出力ラッチ６１の出力６７を次に実行す
べきマイクロ命令の番地を決定するマイクロシーケンサ
６４へそのまま信号線６８を介して出力するか、あるい
は強制的にｒｏｌｏｌｌｌＪにした上で信号線６日を介
して出力するかを制御するマイクロシーケンス変更回路
である。

ステップ実行命令では第３４図及び第３５図に示すよう
に、命令の上位２ビツトが「１）」であり、このときマ
イクロシーケンス変更回路はシーケンスフィールド出力
ラッチ６１の出力６７の値に拘わらず「０１０１）１」
を信号線６８へ出力する。第４９図に示すようにｒｏｌ
ｏｌｌｌＪはマイクロプログラムルーチンの終了を示す
ビットパタンであり、マイクロシーケンサ６４はマイク
ロプログラムが終了して次のテスト命令の人力待ち状態
となる。

シーケンスフィールド出力ラッチ６１の出力６７はデー
タ演算部５６へも供給されている。データ演算部５６は
この信号に従って作業用スタックポインタ値の正規スタ
ックポインタへの転送、あるいは作業用ステータスフラ
ッグの正規プログラムステータスレジスタへの転送等を
行う、このため、データ演算部５６へ供給されるシーケ
ンスフィールド出力ラッチ６１の出力信号は本来のマイ
クロ命令で指定されたビ・ノドパタンである出力６７と
する。これによりデータ演算部５６はステップ実行命令
を実行する場合もその他の場合と同じ動作をする。

（７，４）　　ｒ自己診断機能」 本発明のマイクロプロセッサではテスト命令で起動する
診断用マイクロプログラムルーチン以外にも、マイクロ
プロセッサがリセットされた場合に、各部を自己診断す
るマイクロプログラムルーチンが内蔵されている。本発
明のマイクロプロセッサではマイクロＲＯＭ１２．命令
デコード部５２．オペランドアドレス計算部５４．デー
タ演算部５６の各部を自己診断する。第４１図に本発明
のマイクロプロセッサの自己診断用のマイクロプログラ
ム全体の処理手順のフローチャートを示す。

自己診断は本発明のマイクロプロセッサをテストモード
にして実行される。本発明のマイクロプロセッサでは自
己診断のために２つのカウンタと４つのリニアフィード
バックシフトレジスタとが内蔵されている。

カウンタは自己診断のためのデータ発生器として動作し
、リニアフィードバックシフトレジスタは疑似乱数発生
器またはデータ圧縮器として動作する。リニアフィード
バックシフトレジスタを疑似乱数発生器あるいはデータ
圧縮器として使用する手法、リニアフィードバックシフ
トレジスタを使用してＬＳＩに自己診断機能を持たせる
手法については出生、「テストの手を借りずにテストが
できる論理しＳＩＪ、日経エレクトロニクス、１９８３
年６月２０号、ｐρ、１２４−１３３で述べられている
。

まず、プロセッサ各部の初期設定のためのリセットシー
ケンスのマイクロプログラムの最後でプロセッサモード
からテストモードに遷移し、マイクロＲＯＭ１２のテス
トシーケンスの先頭ヘジャンプする。これにより、マイ
クロＲＯＭ１２の自己診断が実行される。マイクロＲＯ
Ｍ１２の自己診断の結果が０番の汎用レジスタのビット
３１に反映された後、命令デコード部５２を診断するた
めのテストシーケンスの先頭ヘジャンプする。

命令デコード部５２の自己診断が実行され、その結果が
０番の汎用レジスタのビット３０に反映された後、オペ
ランドアドレス計算部５４を診断するためのテストシー
ケンスの先頭ヘジャンプする。

オペランドアドレス計算部５４の自己診断が実行され、
その結果が０番の汎用レジスタのビット２９に反映され
た後、データ演算部５６を診断するためのテストシーケ
ンスの先頭ヘジャンプする。

データ演算部５６の自己診断が実行され、その結果が０
番の汎用レジスタのビット２８に反映された後、テスト
モードからプロセッサモードへ遷移する。

（７，４，１）　　ｒマイクロＲＯＭの自己診断」本発
明のマイクロプロセッサでは自己診断時に、マイクロプ
ログラムカウンタ１）をゼロから順番にカウントアツプ
して７４２０１２０Ｍ１２中のマイクロ命令を順次的に
読出し、それをマイクロＲＯＭ１２の出力部にある第１
リニアフイードバツクシフトレジスタＬＰＳＲ２４でデ
ータ圧縮する。データ圧縮結果が特定の値になったか否
かは１ビツトで示され、それをマイクロプログラムで読
取る。本発明のマイクロプロセッサのマイクロＲＯＭ１
２の自己診断用マイクロプログラムルーチンのフローチ
ャートを第４２図に示す。

まず、プロセッサ各部の初期設定のためのリセットシー
ケンスのマイクロプログラムの最後でプロセッサモード
からテストモードに遷移し、マイクロＲＯＭ１２のテス
トシーケンスの先頭ヘジャンプする。そして、マイクロ
プログラムカウンタに“０”がセットされ、第１リニア
フイードバツクシフトレジスタしＦＳＲ２４が初期化さ
れる。

次にマイクロプログラムカウンタが順次インクリメント
され、その時点のマイクロＲＯ？１）２の出力が第１リ
ニアフイードバツクシフトレジスタＬＰＳＲ２４でデー
タ圧縮されて蓄積される。

圧縮されたデータの最終結果が総て“Ｏ″であるか否か
を示す１ビツトがチエツクされ、Ｙ［！Ｓであれば０番
の汎用レジスタのピント３１がＯ”にされ、Ｎｏであれ
ば０番の汎用レジスタのビット３１が”１″にされる。

この後、命令デコード部５２のテストシーケンスへジャ
ンプする。

また、マイクロＲＯＭ１２の出力部の第１リニアフイー
ドバツクシフトレジスタＬＦＳｌ？２４には１つのマイ
クロ番地０１’９ＦＦ番地：■゛は１６進数を表す）が
割当てられており、■“９ＦＦ番地のマイクロ命令をス
テップ実行命令で実行すると第１リニアフイードバツク
シフトレジスタＬＰＳＲ２４の内容がマイクロ命令とし
て実行される。

（７，４，２）　　ｒ命令デコード部の自己診断Ｉａ能
」本発明のマイクロプロセッサの命令デコード部５２は
人力部に１７ビツトのカウンタ２８を有し、Ｒコードラ
ッチ部１４とＡコードラッチ部１５とにデータ圧縮器と
して第２．第３リニアフイードバツクシフトレジスタＬ
ＰＳＲ２５，２６を有する。リセット時にはカウンタ２
８から１７ビツトのビアドパタンをｒＢ’００００００
０００００００００００Ｊから「Ｂ“１）１）１）１）
１）１）１）１）１Ｊまですべての種類発生してそのビ
ットバタンをデコードし、デコード結果を上記の２つの
データ圧縮器としての第２．第３リニアフイードバツク
シフトレジスタＬＰＳＲ２５，２６へ入力する。データ
圧縮結果が特定の値になったか否かは各１ビツトで示さ
れ、マイクロプログラムでそれを読取ることができる。

本発明のマイクロプロセッサの命令デコード部５２の自
己診断用マイクロプログラムルーチンのフローチャート
を第４３図に示す。

まず、第２．第３リニアフイードバツクシフトレジスタ
ＬＦＳＲ２５，２６が初期された後、命令デコード部５
２の入力部の１７ビツトカウンタ２８が“Ｏ”に初期化
される。

カウンタ２８が順次インクリメントされ、その時点の命
令デコード部５２の出力を第２リニアフイードバツクシ
フトレジスタＬＰＳＲ２５と第３リニアフイードバツク
シフトレジスタＬＰＳＲ２６とでデータ圧縮して蓄積す
る。

圧縮されたデータの最終結果が双方共聴て“Ｏ”である
か否かがチエツクされ、ＹＥＳであれば０番の汎用レジ
スタのビット３０が＠０”にされ、ＮＯであれば０番の
汎用レジスタのビット３０が“ビにされる。この後、オ
ペランドアドレス計算部５４のテストシーケンスへジャ
ンプする。

（７，４，３）　　ｒデータ演算部とオペランドアドレ
ス計算部の自己診断ｍ能」 データ演算部５６とオペランドアドレス計算部５４との
自己診断時にはマイクロプロセッサ外部からのデータ入
力とマイクロプロセッサ外部へデータ出力は行われない
。データ演算部５６とオペランドアドレス計算部５４と
の自己診断に使用するデータはデータ演算部にある疑伯
乱数発生器兼データ圧縮器である第４リニアフイードバ
ンクシフトレジスタＬＰＳＲ２７または定数ＲＯＭある
いはマイクロ命令中のリテラルフィールドから得る。

自己診断結果は第４リニアフイードバツクシフトレジス
タＬＦＳＲ２７あるいはレジスタへ出力される。

自己診断の結果、マイクロプロセッサに不具合があるか
否かの判断はリセット後に汎用レジスタの内容をプロセ
ッサ命令で読出すことにより行う。

本発明のマイクロプロセッサのマイクロプログラムでは
第４リニアフイードバツクシフトレジスタＬＦＳＲ２７
は１つのワーキングレジスタとして指定することが可能
であり、乱数発生器として第４１７ニアフイードバツク
シフトレジスタＬＰＳＲ２７の内容を読出すこと及びデ
ータ圧縮器として第４リニアフイードバツクシフトレジ
スタＬＦＳＲ２７ヘデータを書込むことをマイクロプロ
グラムで指定すること（７，５）　　ｒスキャンパス」 本発明のマイクロプロセッサでは、第１図に示す様に、
マイクロＲＯＦ１）２の出力部とＲコードラッチ部１４
とＡコードラッチ部１５の３つのリニアフィードバンク
レジスタＬＦＳ１）２４．２５．２６のシフトバスとが
結合されていて１つのスキャンバスとして構成されてい
る。

スキャンバス命令により、これらのリニアフィードバッ
クシフトレジスタＬＰＳＲ２４，２５，２６に任意の値
を設定すること及びこれらのリニアフィードバックシフ
トレジスタＬＦＳＲ２４，２５，２６の値を読出すこと
が可能である。本発明のマイクロプロセッサではこのス
キャンバス命令でＯＰＩフィールドを含む全Ｒコードフ
ィールドの書換えを行う、また、スキャンバス命令では
、Ｒコード４３及びＡコード４２に必要な値をセットす
ることにより故障原因の解明を行い、故障する可能性が
高い部分と低い部分との特定等を行う。

本発明のマイクロプロセンサは上述のスキャンバスを用
いて外部から任意のマイクロ命令を第１リニアフイード
バツクシフトレジスタＬＰＳＲ２４にセットし、それを
実行することができる。

ここで、スキャンバスにより外部から入力したマイクロ
命令を実行する手順を説明する。第５２図は第１リニア
フイードバツクシフトレジスクＬＦＳＲ２４を含むマイ
クロＲＯＭ１２の構成を示すブロック図である。

マイクロプログラムカウンタ１）から入力されたアドレ
ス７０はアドレスデコーダ７１でデコードされ、ＲＯＭ
アレイ７２に記憶されているマイクロ命令がＲＯＭアレ
イ７２の出力信号７６として第１リニアフイードバツク
シフトレジスタＬＦＳＲ２４へ入力され、信号７５が“
ドになるタイミングで第１リニアフイードバツクシフト
レジスタＬＰＳＲ２４の内容が書換わり、マイクｏｌ？
０Ｍ１２の出力１３号としてマイクロ命令実行制御部１
３へ出力される。

アドレスデコーダ７１はアドレス７０が１６進数で９Ｆ
Ｆである場合に第１　ＬＦＳＲ内容書換え禁止信号７１
を“１”にし、その他のアドレスである場合は同信号７
１をＯ”にする、従って第１リニアフィードバックシフ
トレジスタＬＰＳＲ２４の入力指示信号７４により出力
信号７６の取込みが指示されてもアドレス７０が１６進
数で９ＦＦであれば信号７５は°０１を維持し、第１リ
ニアフイードバツクシフトレジスタＬＰＳＲ２４の内容
は書変えられない。

従って、スキャンバス命令により実行したいマイクロ命
令を第１リニアフイードバツクシフトレジスタＬＰＳＲ
２４にセントし、次にマイクロＲＯＭ部地が１６進数で
９ＦＦのマイクロ命令を実行させるためのテスト命令を
実行すると、第１リニアフイードバツクシフトレジスタ
ＬＰＳＲ２４にスキャンインされたマイクロ命令が実行
される。

（７，６）　　ｒテストモードとプロセッサモードの切
換え」 本発明のマイクロプロセッサではテストモードとプロセ
フ、サモードの切換えをマイクロプロセッサをリセット
することなしに行い得るように梼成しである このため、本発明のマイクロプロセッサをＬＳＩテスタ
でテストする場合はテスト命令とプロセッサ命令を組合
わせて使用する。テストモードとプロセッサモードとの
切換えの状態を概念図として第５１図に示す。

プロセッサモードからテストモードへの遷移はテスト割
込みにより可能であり、テストモードからプロセッサモ
ードへの遷移は専用のテスト命令（ＥＯＴ命令）の実行
により可能である（７．６．１）　　ｒテストモードへ
の遷移」プロセッサモードからテストモードへの遷移は
専用の割込みであるテスト割込みにより可能である。

テスト割込みはＹＥＳＴＩビンのアサートにより受付け
られる。なお、このテスト割込みはプロセッサ命令の切
れ目で受付けられるマスク不可能割込みである。

本発明のマイクロプロセッサでは、テスト割込みを受付
けた場合には、各種のレジスタやラッチの内容をテスト
割込みを受付けた直前に実行した命令の終了状態のまま
保持してプロセッサモードからテストモードに遷移し、
テスト命令入力待ち状態となる。

（７，６，２）　　ｒテストモードへの遷移」テストモ
ードからプロセッサモードへの遷移はは専用のテスト命
令（ＥＯＴ命令）の実行により可能である。

本発明のマイクロプロセサでは、テストモードでＥＯＴ
命令を実行した場合には、各種のレジスタ及びランチの
内容がＥＯＴ命令を実行する前の値に保持されたままで
テストモードからプロセッサモードに遷移し、特定の作
業用レジスタ　（ＩＥＢレジスク）の内容をＰＣ値とし
てそのＰＣ値からプロセッサ命令の実行が開始される。

ＥＢレジスタはマイクロプログラムから操作可能なレジ
スタであり、ＥＯＴ命令の実行直前にＥＢレジスタの値
をテスト命令でセットすることにより、プロセッサモー
ドに遷移した後、任意のＰＣ値からプロセッサ命令を実
行することが可能である。

（７，７）　　ｒ各部のテスト動作」 ここで、本発明のマイクロプロセッサを診断するための
テスト動作の例を述べる。このテスト動作は例えばＬＳ
Ｉテスタを用いて容易に行うことができる。

（７，７，１）　　ｒマイクロＲＯＭ部」マイクロＲＯ
Ｍ部５５のテストはリセット時の自己診断によるマイク
ロＲＯＭ１２のテストと、プロセッサモードでの各命令
の実行及びテストモードでの各テスト命令の実行により
行われる。

（７，７，２）　　ｒ命令フェッチ部」命令フェッチ部
５１には命令キューとブランチバッファとがある。この
２つは専用のテストシーケンスによりテストモードとプ
ロセッサモードとを組合わせてテストする。命令フェッ
チ部５１のテスト動作のフローチャートを第４４図に示
す。

命令キュー及びブランチバッファは一種のＲＡＭであり
、第４４図のフローチャートに従ってテストシーケンス
を書込むデータ値を種々　（オール“ビオール“０”あ
るいはランダム数等）に変化させて実行することにより
テストする。

まず、テスト割込みによりプロセッサモードからテスト
モードへ遷移する。テスト命令により命令フェッチ部５
１を命令キュー出力停止状態とする。

次に、ロード命令により命令キューのテストのために命
令キューに書込む４ワードのデータの先頭番地ＡをＤＤ
レジスタ２９に書込む。テスト命令により番地ＡをＥＢ
レジスタへ転送する０次に、ＥＯＴ命令を実行し、命令
フェッチ部５１を命令キュー出力停止状態のままでプロ
セッサモードへ遷移させる。

プロセッサモードで命令フェッチ部５１は番地Ａから４
ワードのデータをフェッチする。これにより命令キュー
がフル状態になる。

再度テスト割込みによりテストモードへ遷移し、テスト
命令により命令キューの内容をＤＯババス９とデータ入
出力回路５９とを通じてプロセッサ外部へ読出す。テス
ト命令により命令フェッチ部５１の命令キュー出力停止
状態を解除する。更に、テスト命令により命令フェッチ
部５１を命令キュー常時空状態にする。

ロード命令によりブランチバッファのテストのためにブ
ランチバッファに書込まれるデータの先頭番地ＢをＤＤ
レジスタ２９に書込む、テスト命令により番地ＢをＥＢ
レジスタへ転送する。次に、ＥＯＴ命令を実行し、命令
フェッチ部５１を命令キュー常時空状態のままでプロセ
ッサモードに遷移させる。

命令フェッチ部５１がＢ番地から２５６バイトのデータ
をフェッチし、ブランチバッファの全エントリにテスト
データを書込む。

再度テスト割込みによりテストモードへ遷移し、テスト
命令によりブランチバッファの内容をＤＯババス９とデ
ータ入出力回路５９とを通じてプロセッサ外部へ読出す
。テスト命令により命令フェッチ部５１の命令キュー常
時空状態を解除する。更に、ＥＯＴ命令によりプロセッ
サへ遷移する。

（７，７，３）　　ｒ命令デコード部」命令デコード部
５２のテストはリセット時の自己診断による全ビットバ
タンに対するデコードとプロセッサモードでの各種プロ
センサ命令の実行とにより実行される。

命令デコード部５２に故障がある場合の故障場所の特定
あるいはより完全なテストを行う場合には、Ｒコードラ
ッチ部１４とＡコードラッチ部１５とにある第２及び第
３リニアフイードバツクシフトレジスタＬＰＳＲ２５，
２６の値をスキャンパス命令で読出す。

（７，７，４）　　ｒオペランドアドレス計算部」オペ
ランドアドレス計算部５４はリセット時の自己診断によ
る簡易テストの他、テストモード及びプロセッサモード
での詳細テストも行える。

テストモードではスキャンバス命令を用いてＡコードラ
ンチ部１５の第３リニアフイードバツクシフトレジスタ
しＦＳＲ２６に種々のＡコード４２の値をセットするこ
とにより、非常に詳細なテストや故障の特定が行える。

テストモードとプロセッサモードとを組合わせて行われ
るオペランドアドレス計算部５４のテスト動作の一例の
フローチャートを第４５図に示す。

Ａコード４２でメモリ間接アドレッシングを指定するこ
とによりオペランドアドレス計算部５４のテスト結果を
静バス２０．アドレス出力回路５８を介して外部へ続出
すことができる。第４５図の動作を種々のデータについ
て行うことによりオペランドアドレス計算部５４の詳細
なテストが行える。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテスト用データをロードした後、テスト割
込みによりテストモードに遷移する。

データ演算部５６の汎用レジスタからオペランドアドレ
ス計算部５４のベースアドレスレジスタにベースアドレ
ス値をロードするための制御コードを含むＡコード４２
を、スキャンバスにより第３リニアフイードバツクシフ
トレジスタＬＰＳＲ２６にセットする。

Ａコードに従ってオペランドアドレス計算部５４を動作
させるテスト命令を実行する。

次に、データ演算部５６の汎用レジスタからオペランド
アドレス計算部５４のインデックスアドレスレジスタに
インデックスアドレス値をロードし、ベースアドレス値
とインデックスアドレス値とディスプレースメント値と
を３値加算し、その加算結果によりメモリ間接アドレッ
シングをする制御コードとディスプレースメント値を含
むＡコード４２とをスキャンパス命令により第３リニア
フイードバンクシフトレジスタＬＰＳＲ２６にセットす
る。

Ａコード４２に従ってオペランドアドレス計算部５４を
動作させるテスト命令を実行し、３値加算結果をＡＡハ
ス２０．アドレス出力回路５８を通じて外部へ出力する
。この後、ＥＯＴ命令を実行してプロセッサモードへ遷
移する。

（７，７，５）　　ｒデーク演算部Ｊ データ演算部５６はリセット時の自己診断による簡易テ
ストの他、テストモード及びプロセッサモードでの詳細
テストも行える。

テストモードではスキャンバス命令を用いてＲコードラ
ソヂ部１４の第２リニアフイードバツクシフトレジスタ
ＬＰＳＲ２５に種々のＲコード４３の値をセントするこ
とにより、非常に詳細なテスト及び故障の特定が行われ
る。データ演算部５６の故障原因を特定する場合には外
部からスキャンバス命令で任意のマイクロ命令を第１リ
ニアフイードバツクシフトレジスタＬＦＳＲ２４にセッ
トしてこの命令を実行させることにより、マイクロＲＯ
Ｍ１２には存在しない種々のマイクロ命令を実行させて
より自由度の高いテストを実行する。第１リニアフイー
ドバツクシフトレジスタＬＦＳＲ２４にセットしたマイ
クロ命令を用いたデータ演算部５６の故障原因特定動作
の一例のフローチャートを第４６図に示す。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテストプログラムをロードする。次に、テ
スト割込みによりテストモードに遷移する。

スキャンパス命令により第１リニアフイードバツクシフ
トレジスタＬＦＳｌ？２４に故障診断用マイクロ命令と
１をセントする。　Ｈ’９ＦＦ（＋ｒは１６進数を表す
）番地のマイクロ命令を実行するステップ実行命令によ
りマイクロ命令Ｍ１を実行する。

スキャンパス命令により第１リニアフイードバツクシフ
トレジスタＬＰＳＲ２４に故障診断用マイクロ命令ｈ２
をセットする。　ｌｌ’９ＦＦ番地のマイクロ命令を実
行するステップ実行命令によりマイクロ命令Ｍ２を実行
する。この結果は汎用レジスタに保持される。

テスト命令により、汎用レジスタに保持されているマイ
クロ命令Ｍ２の実行結果をプロセッサ外部へ読出す。こ
の後、ＥＯＴ命令を実行してプロセッサモードへ遷移す
る。

次に、ステップ実行命令を使用してマイクロプログラム
ルーチンをステップ実行し、データ演算部の故障原因を
特定する動作の一例のフローチャートを第４７図に示す
。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテストデータをロードする。

次に、テスト割込みによりテストモードに遷移させ、乗
算を実行するためのマイクロプログラムルーチンの第１
のステップをステップ実行命令により実行する。テスト
命令によりＡＬＵ出力ランチの中間結果を外部へ続出す
。

次に、乗算を実行するためのマイクロプログラムルーチ
ンの第２のステップをステップ実行命令により実行する
。テスト命令によりＡＬＵ出力ラッチの中間結果を外部
へ続出す。

上述の処理を反復する。

乗算を実行するためのマイクロプログラムルーチンの最
終ステップをステップ実行命令により実行する。

テスト命令により乗算結果を外部へ読出す、この後、Ｅ
ＯＴ命令を実行してプロセッサモードへ遷移する。

この例では乗算を行うマイクロプログラムルーチンを１
ステツプずつ実行して中間結果を順次マイクロプロセッ
サ外部へ読出している０乗算を行うマイクロプログラム
ルーチンが正しく動作しない故障が生じている場合、こ
のテスト方法により＾ＬＵでの途中の演算に故障がある
のか、マイクロプログラムルーチンの最終ステップを実
行する際に演算結果を転送する回路に故障があるのか等
、（８）［本発明の他の実施例」 上述の実施例ではマイクロプログラム制御のマイクロプ
ロセッサについて述べているが、本発明はマイクロプロ
グラム制御でないマイクロプロセッサにも適用可能であ
る。

また、上述の実施例ではテスト命令により容易にテスト
可能な機能プロ・ツクをマイクロプロセッサを構成する
一部の機能ブロックに限っているが、ｐｃ演算部５３等
他の機能ブロックを診断するテスト命令をサポートする
ことも勿論可能である。また、テスト命令の種類及びフ
ォーマットを種々追加することも勿論可能である。

［発明の効果］ 以上のように本発明のマイクロプロセッサでは、バイブ
ライン処理により裔速処理を行う第１の命令体系として
の通常のプロセフす命令群の他にマイクロプロセッサを
診断するための第２の命令体系としてのテスト命令群を
有している。そして、テストモードで種々のテスト命令
を実行することを可能に構成しているので、マイクロプ
ロセッサのテストプログラム設計が容易になり、従来の
マイクロブロセ・ンサに比してテストプログラム設計人
工が大幅に削減される。

また、テストモードとプロセッサモードとをリセットな
しに遷移する機能、あるいはテスト命令でプロセッサ命
令のマイクロプログラムルーチンが実行可能であること
はテストプログラムの設計を大幅に容易化する。テスト
プログラムの設計が容易になる結果、テスト時間を短縮
したテストプログラムの開発、より精細な診断が可能な
テストプログラムの設計が可能になり、マイクロプロセ
ッサの製造コストの削減及びより信頼性の高いマイクロ
プロセンサの提供が可能となる。

更に、テストモードではマイクロプロセッサの各機能ブ
ロックが独立して動作するため、各機能ブロックを独立
して診断することができる。従って、マイクロプロセッ
サがＬＳＩのマスクバタン設計のマージン不足に起因し
て故障発生の確率が高い部分を含むために歩留りが低い
場合にも、故障発生の確率が高い複数の部分をテスト命
令により容易に特定可能になるので、歩留りをを早期に
向上させることが可能になる。

更にまた、テストモードにおいては命令フェッチ部、命
令デコード部等を動作させることなくテスト命令を実行
することが可能である。このため、命令フェッチ部、命
令デコード部等が設計上のミスで動作しない場合にもデ
ータ演算部等信の機能ブロックのテストを行うことが可
能である。従来のマイクロプロセッサでは命令フェッチ
部と命令デコード部とが共に正常に動作するまで行えな
かったデータ演算部のテストが命令フェッチ部及び命令
デコード部に故障がある場合でも可能になり、マイクロ
プロセッサ設計のバグを早期に発見して解消することが
可能になる。

【図面の簡単な説明】

第１図は本発明のマイクロプロセッサのテストモードで
の動作状値の概念を示すブロック図、第２図は本発明の
マイクロプロセッサの一構成例を示すブロック図、 第３図は本発明のマイクロプロセッサの外部ビンを示す
模式図、 第４図は本発明のマイクロプロセッサのパイプライン処
理の概要を示す模式図、 第５図は本発明のマイクロプロセッサの基本メモリアク
セスサイクルのタイミングチャート、第６図は本発明の
マイクロプロセッサのテスト命令の取込みとテスト結果
の出力状態を示すタイミングチャート、 第７図は従来のマイクロプロセッサの一構成例を示すブ
ロック図、 第８図は本発明のマイクロプロセッサのメモリ上での命
令の並び方を示す模式図、 第９図から第１７図は本発明のマイクロプロセッサのプ
ロセッサ命令のフォーマットを示す模式図、第１８図か
ら第３１図は本発明のマイクロプロセッサのプロセッサ
命令のアトレンジングモードを説明するための模式図、 第３２図から第３７図は本発明のマイクロブロセ。 すのテスト命令のフォーマントを示す模式図、第３８図
は本発明のマイクロプロセッサのプロセノサ命令のデコ
ード結果であるＲコードのフォーマントを示す模式図、 第３９図は本発明のマイクロプロセッサのプロセッサ命
令のデコード結果であるＲコードの例を示す模式図、 第４０図は本発明のマイクロプロセッサのプロセッサ命
令のテスト命令の例を示す模式図、第４１図は本発明の
マイクロプロセッサの自己診断用のマイクロプログラム
ルーチンのフローチャート、 第４２図は本発明のマイクロプロセッサのマイクロＲＯ
Ｍの自己診断用のマイクロプログラムルーチンのフロー
チャート、 第４３図は本発明のマイクロプロセッサの命令デコード
部の自己診断用のマイクロプログラムルーチンのフロー
チャート、 第４４図は本発明のマイクロプロセッサの命令フェッチ
部のテストシーケンスの一例を示すフローチャート、 第４５図は本発明のマイクロプロセッサのアドレス計算
部のテストシーケンスの一例を示すフローチャート、 第４６図はスキャンバス命令を用いた本発明のマイクロ
プロセッサのデータ演算部の故障原因特定動作の一例を
示すフローチャート、 第４７図はステップ実行命令を用いた本発明のマイクロ
プロセッサのデータ演算部の故障原因特定動作の一例を
示すフローチャート、 第４８図はマイクロ命令フィールドを示す模式図、第４
９図はマイクロ命令のシーケンスフィールドを示す模式
図、 第５０図はステップ実行命令のための制御回路の構成を
示すブロック図、 第５１図はプロセフ゛サモードとテストモードの遷移状
態の概念を示す模式図、 第５２図はマイクロｌ？ＯＭの一構成例を示すブロック
図である。 １０・・・マイクロシーケンス制御部　　１３・・・マ
イクロ命令実行制御部　　５１・・・命令フェッチ部５
２・・・命令デコード部　　５６・・・データ演算部な
お、各図中同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）第１の命令体系の命令を外部からフェッチする命
   令フェッチ部と、 前記命令をデコードする命令デコード部と、前記命令と
   これとは異なる第２の命令体系 の命令とに従ってデータに対する演算を実行する演算部
   と、 第１のモードにおいて前記命令フェッチ部と前記命令デ
   コード部とを経由する第１の経路から前記第１の命令体
   系の命令のデコード結果を入力し、第２のモードにおい
   て前記第１の経路とは異なる第２の経路から前記第２の
   命令体系の命令を入力し、前記演算部を制御する制御部
   と、 前記第１のモードにおいては、前記第１の命令体系の命
   令に従って前記命令フェッチ部と前記命令デコード部と
   前記演算部とを相互に関連させて並列動作させることに
   よりパイプライン処理を実行し、前記第２のモードにお
   いては、前記第２の命令体系の命令に従って前記命令フ
   ェッチ部または前記命令デコード部または前記演算部の
   内の少なくとも１つを診断する手段と を備えたことを特徴とするマイクロプロセッサ。