JPH035836A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプログラムにより制御されるマイクロ
プロセッサに関し、更に詳述すれば、通常のモードにお
いてはパイプライン動作により命令を高速処理し、テス
ト時には専用のモードでテスト専用の命令を実行して内
部の各機能ブロックを診断する機能を備えることにより
、テストを容易化したマイクロプロセッサに関する。

［従来の技術］ 従来のマイクロプロセッサは単一の命令体系を有し、そ
の命令体系を高速で実行するためにマイクロプロセッサ
内部を種々の機能ブロックに分割し、それらの各ブロッ
クをパイプライン処理の原理に基づいて並列動作させる
ような構成が一般的である。

第７図は従来のマイクロプロセッサの全体ｉｌｌ成の一
例を示すブロック図である。

第７図において、１０１は命令フェッチ部であり、アド
レス出力回路１０８を通じてアドレスをマイクロプロセ
ッサ外部のメモリへ送出し、データ入出力回路１０９を
通じて命令をフェフチする。

１０２は命令デコード部であり、命令フェッチ部１０１
から命令を受取ってデコードし、その命令の実行に必要
な情報を出力する。

１０３は命令実行制御部であり、命令デコード部１０２
から出力されたマイクロプログラムエソトリアドレス、
あるいはマイクロＲＯＭ１０７に格納されている命令を
実行するために汎用レジスタ番号、オ゛ベランド、デー
タサイズ等の情報に基づいて生成されたマイクロプログ
ラムエントリアドレスをマイクロプログラムカウンタ１
０６へ出力する。マイクロプログラムカウンタ１０６に
よつて次々に示されるアドレスによりマイクロＲＯＭ１
０７から出力されたマイクロ命令と命令デコード部１０
２から出力された他の情報とにより、命令実行制御部１
０３は命令実行部１０５を制御して命令を実行させる。

１０４はオペランドアクセス部であり、命令実行に際し
て必要になるオペランドがメモリにある場合は、そのア
ドレスをアドレス出力回路１０８を通じてマイクロプロ
セッサ外部のメモリへ出力することにより、必要なオペ
ランドをデータ入出力回路１０９を通じてフェフチする
。またオペランドをメモリに格納する必要がある場合は
、オペランドアクセス部１０４はそのアドレスをアドレ
ス出力回路１０８を通じてマイクロプロセッサ外部のメ
モリへ出力すると共に、必要なオペランドをデータ入出
力回路１０９を通じて出力することにより、メモリに格
納する。

命令フェッチ部１０１．命令デコード部１０２．命令実
行部１０５等の機能ブロックは相互に関連して並列動作
することにより、複数の命令をパイプライン処理の原理
に従い同時に処理する。パイプライン処理により複数の
命令を同時に処理し、高性能化を行ったマイクロプロセ
ッサとしては、たとえばυ、ｓ、ｐ、随４，４０２，０
４２＠ＭＩＣＩ！０ＰＲＯＣＥＳＳＯＩＩ　５ＹＳＹＴ
聞罰Ｔｌ１ＩＮＳＴＲＩＩＣＴｒＯＮ　ＰＲＥ−ＦＥＴ
ＣＨ”に開示されている。

また、高性能化を目的とした上述のようなパイプライン
処理のための命令体系とは別に、既存のソフトウェアを
利用するための命令体系も実行可能なマイクロプロセッ
サも知られている。そのようなマイクロプロセッサの一
例としては、佐藤他「仮想記憶管理機構と浮動小数点演
算ａ能を内蔵した３２ビットマイクロプロセンサＶ６０
Ｊ　、日経エレクトロニクス、１９８６年３月２４日号
、ｎｏ、３９１、ρ９．１９９−２６４．が知られてい
る。

従来のマイクロプロセッサでは、その各機能ブロックの
テストに際し、上述のようなパイプライン動作の高性能
な実行を目的とする命令体系または既存のソフトウェア
を利用するための命令体系を用いてマイクロプロセッサ
の動作を診断する。

これらの命令体系では、マイクロプロセッサ内部の複数
の機能ブロックがパイプライン動作同様に並列に動作す
る。命令を実行する際は、各機能ブロックが相互に関連
して並列に動作するため、動作バタンの数が膨大となり
テストすべき項目の数も比例して増加する。しかも、マ
イクロプロセッサは単一のＬＳＩチップ上に実現されて
いるため、外部ピン以外の電気的接続点の電位あるいは
電流を観測することは非常に困難であり、テストコスト
の観点から外部ピンの情報のみにてマイクロプロセッサ
をテストすることが望ましい。

また、マイクロプロセッサの各部を診断するには、プロ
セッサ内部の各種のランチの内容を初期設定する命令を
事前に実行したり、診断対象とする機能ブロック以外の
４！！ｌ能ブロツクが診断に悪影ツを及ぼさないないよ
うな命令の組合せでテストプログラムを記述する必要が
ある。このため、テストプログラムの設計が非常に難し
くなると共に設計人工も多数必要とする。特に、試作等
により製作されたマイクロプロセッサが設計仕様通りに
動作しない場合の原因究明は困難を極める。

このような問題を解決するためのマイクロプロセッサ等
のＬＳＩのテストの容易化の一方法として、ＬＳＩ内部
のラッチをシフトパスで結び、且つラッチの内容をシリ
アルに入出力するスキャンパスを用いたテスト方法が提
案された。この提案はたとえば、国中「テスト容易な回
路構造によりＬＳＩの故障検出率を大幅に改善」、日経
エレクトロニクス、１９７９年４月１８日号、ｐｐ、　
５７−６８に紹介されている。

スキャンバスを用いたＬＳＩのテストは、ＬＳＩ中のラ
ンチの値が読書き可能である点では有意義であるが、Ｌ
ＳＩ設計段階で読書きしたいランチをスキャンパスで結
合しておく必要があること、スキャンパスでの読書きは
ビットシリアルな入出力であるためテスト時間が増大す
ると共にテストプログラムも畏大になり、テストプログ
ラムの設計が複雑になる等の問題がある。

テスト時にはマイクロプログラムをテストモードにして
ＰＬＡ（Ｐｒｏｇｒａ帽ａｂ）ｅ　Ｉ−ｏｇｉｃ　Ａｒ
ｒａｙ）あるいはＲｏｔ？、更には内蔵メモリであるキ
ャッシュをテストしたり、テスト用のマイクロプログラ
ムルーチンを用いてテストする手法も提案されている。

このような手法は例えば、Ｊ、　Ｒ’、　Ｋｕｒｂａｎ
　ａｎｃｌ　Ｊ、　Ｅ。

５ａｌｉｃｋ、”↑ｅｓｔｆｎｇ　Ａｐｐｒｏａｃｈｅ
ｓ　Ｉｎ　ｔｈｅ　ＭＣ６８０２０”ＶＬＳＴ　ＤＥＳ
ＩＧＮ　Ｖｏｌ、Ｖ、　ＰｋＬｌｌ、　ＩＪＰ、２２−
３０．Ｎｏｖｅｍｂｅｒ１９８４、に開示されている。

この提案ではテスト用のマイクロプログラムルーチンを
起動する特殊な命令はその他の通常命令と同様に命令デ
コーダでデコードされるため、命令フェッチ機構あるい
は命令デコーダが故障している場合にはテスト用のマイ
クロプログラムルーチンの起動が不可能になるという問
題がある。

また、テスト用のマイクロプログラムルーチンを起動す
るには上述の特殊な命令を必ず実行する必要がある。こ
のため、テストプログラムの設計の自由度が制限され、
結果的にテストプログラムの設計人工の増大を招来する
という問題がある。

特にマイクロプログラムに故障が生じている場合の原因
究明に際しては、故障の状況に応じて適宜テストプログ
ラムを設計する必要があり、テストプログラム設計の容
易化が重要である。

［発明が解決しようとする課題コ 以上の如く、マイクロプロセッサのテストを容易化する
方法に関しては従来からいくつかの提案がなされている
が、いずれも部分的な解決策でしかない。また、部分的
な故障があるマイクロプロセッサの故障原因究明の困難
さを解消可能な提案はされていない。

マイクロプロセッサは論理設計、マイクロプログラムの
ミスによる設計バグの混入、マスクバタン設計のマージ
ン不足に起因する配線間のショート等による製造歩留り
の低下等のため、量産可能な製品の設計が完了するまで
に何回かの試作を必要とする。この際、故障原因を早期
に究明することが非常に重要である。１つの機能ブロッ
クの設計ミスのためにその他の機能ブロックがテストで
きない場合には、そのテストできない機能ブロックに設
計ミスがあるか否かが不明なので、最悪の場合には設計
ミスの数だけ改良・試作を反復する必要がある。

マスクバタン設計のマージン不足により歩留りが低く、
動作する試作品が少ない場合も同様の問題がある。マー
ジン不足の場所を特定するにはなるべく多くの試作品を
テストして故障の発生確率が高い場所を特定する必要が
あり、この場合も各段能ブロックが他の機能ブロックの
故障の有無に拘わらずにテストできることが必要である
。

本発明のマイクロプロセッサはテストプログラムの設計
の容易化、テスト時間の短縮、更には設計段階のミス、
微細加工に対するマスクバタン設計のマージン不足のた
めの歩留り低下等により部分的に故障を含んでいるマイ
クロプロセッサの故障原因究明の容易化を目的としてな
されたものである。

また本発明は、部分的な故障がある場合でも、他の部分
の診断を可能にし、設計ミスあるいはマスクパクンのマ
ージン不足の可観性を増大し、早期に設計バグを発見し
て解消し、歩留りの向上を可能としたマイクロプロセッ
サの提供を目的とする。

［課題を解決するための手段コ 本発明のマイクロプロセッサは、命令フェッチ部、命令
デコード部、データ演算部等の複数の機能ブロックを相
互に関連して並列動作させ、パイプライン処理の原理に
従って命令を処理するプロセッサモードと、テスト時に
マイクロプロセッサ内部のａ能ブロックを独立して動作
させることにより診断を容易化したテストモードとの２
つのモードを存する。また、プロセッサモードにおいて
パイプライン動作を高速実行することを目的とする命令
体系であるプロセッサ命令群と、テストモードにおいて
診断動作を行うことを目的とする命令体系であるテスト
命令群との２つの命令体系を有する。

また本発明のマイクロプロセッサは、マ・イクロプログ
ラムルーチン全体を実行させる第１の命令と、マイクロ
ＲＯＭの任意のアドレスのマイクロ命令を１命令だけ実
行させる第２の命令であるステップ実行命令を有してい
る。そして、テスト命令群として、マイクロプロセッサ
内部の機能ブロックをテストするための診断用マイクロ
プログラムルーチンを実行させる上述の第１の命令と、
マイクロＲＯＭの任意のアドレスのマイクロ命令を１命
令だけ実行させる第２の命令であるステップ実行命令等
の種々の命令を含んでいる。ステップ実行命令を実行す
る場合には、マイクロシーケンサに対して出力されるマ
イクロ命令のシーケンスフィールドの内容を常にマイク
ロプログラムルーチンの終了を示す信号に書換えるため
の終了信号強制出力回路を有している。

「作用」 本発明のマイクロプロセッサでは、プロセッサモードに
おいては、各種Ｒ能ブロックが相互に関連して並列に動
作し、プロセッサ命令がパイプライン処理の原理に従っ
て高速実行される。この際、本発明のマイクロプロセッ
サがメモリアクセスサイクルを起動して外部のメモリに
対してアドレスを出力することにより、対応アドレス位
置にあるプロセッサ命令、オペランドデータ等がフェッ
チされる。プロセッサモードは外部にメモリを接続して
本来のマイクロプロセッサとしての動作をさせた場合に
、ＬＳＩテスタでテストする場合に使用する。

テストモードにおいては、直接マイクロプログラムエン
トリ番地を指定するテスト命令が命令デコーダをバイパ
スして取込まれて実行される。また、テストモードでは
メモリアクセスサイクルが起動されることなく、テスト
命令取込みを指示する信号によりテスト命令が取込まれ
、テスト結果はアドレス出力回路等をメモリサイクルと
は関係なく駆動することにより得られる。テストモード
はＬＳＩテスタで本発明のマイクロプロセッサをテスト
する場合に使用するのが主要な目的であるが、本発明の
マイクロプロセッサが応用製品に組込まれた際のリセッ
ト時における自己診断にも用いられる。

更に、上述の終了信号強制出力回路により、マイクロＲ
ＯＭの一つのアドレスの命令のみを実行する命令を組合
わせてマイクロプログラムルーチンをステップ実行し、
あるいは特定のマイクロ命令をマイクロプログラムルー
チンの途中に割込み実行することにより、マイクロプロ
セッサに故障が［発明の実施例］ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のマイクロプロセッサの動作モード」本
発明のマイクロプロセッサは２つの動作モードを存する
。第１のモードはパイプライン動作を高機能で実行させ
ることを主な目的とするプロセッサモードであり、第２
のモードは本発明のマイクロプロセッサの内部状態を診
断することを主な目的とするテストモードである。

本発明のマイクロプロセッサはまた、２つの命令体系の
実行が可能である。即ち、プロセッサモードにおいて実
行される命令体系であるプロセッサ命令と、テストモー
ドにおいて実行される命令体系であるテスト命令とであ
る。

プロセッサモードにおいては、本発明のマイクロプロセ
ッサはパイプライン動作によりプロセッサ命令を高速で
実行する。本発明のマイクロプロセッサを利用して種々
のソフトウェアを高速で実行する場合はこのモードを使
用する。プロセッサモードではプロセッサ命令のみが実
行可能でありテスト命令の実行は不可能である。

テストモードでは、ノンパイプライン動作によりテスト
命令が逐次実行される。テストモードはプロセッサモー
ドよりもマイクロプロセッサの診断が容易なモードであ
る。テストモードは主にＬＳＩテスタでマイクロプロセ
ッサをテストする場合に使用される。

本発明のマイクロプロセッサは、プロセッサモードでは
メモリに対してアドレスを出力することにより命令及び
データをフェッチしてその結果を格納すべきアドレスと
共にメモリへ出力する。テストモードでは与えられたテ
スト命令とデータとに対して演算結果を出力するが、命
令あるいはデータをフェッチするためのアドレスは出力
しない。

（２）「本発明のマイクロプロセッサのプロセッサ命令
のフォーマット」 本発明のマイクロプロセッサのプロセッサ命令は１６ビ
ツト単位で可変長となっており、奇数バイト長の命令は
ない。

本発明のマイクロプロセッサでは高頻度のプロセッサ命
令を短いフォーマットとするため、特に工夫された命令
フォーマット体系を有する０例えば、２オペランド命令
に対しては基本的に「４バイト＋拡張部」の構成を有し
、総てのアドレッシングモードが利用で可能な船形フォ
ーマントと、額度が高い命令及びアドレッシングモード
のみを使用可能な短縮形フォーマントとの２つのフォー
マントがある。

第８図から第１７図は本発明のマイクロプロセッサのプ
ロセッサ命令フォーマットを示す模式図である。

第８図から第１７回のフォーマット中に現われる記号の
意味は以下の通りである。

一一オベコードの入る部分 ＃：リテラル、または即値の入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビントの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎニレジスタフアイル上のオペランドをレジスタ番号
で指定する部分 フォーマットは、第８図に示す如（、右側がＬＳＢ側で
、且つ高いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイトを見ないと命令フォーマットが判別
できないようになっているが、これは、命令が必ず１６
ビツト（２バイト）単位でフェッチ及びデコードされる
ことを前提としているためである。

本発明のマイクロプロセッサのプロセッサ命令では、い
ずれのフォーマントの場合も、各オペランドのＥａまた
はｓｈの拡張部は、必ずそのＨａまたはｓｈの基本部を
含むハーフワードの直後に置かれる。

これは、合金により暗黙に指定される即値データあるい
は命令の拡張部に優先する。従って、４バイト以上のプ
ロセッサ命令では、［！ａの拡張部によって命令のオペ
コードが分断される場合がある。

また、後でも述べるように、多段間接モードによりＥａ
の拡張部に更に拡張部が付加される場合にも、次の命令
オペレーションコードよりもそちらの方が優先される。

例えば、第１ハーフワードにＥａｌを含み、第２ハーフ
ワードにＥａ２を含み、第３ハーフワードまである６バ
イト命令の場合を考える。Ｅａｌに多段間接モードを使
用したために普通の拡張部の他に多段間接モードの拡張
部も付加されるものとする。この際、実際の命令ビット
パターンは、命令の第１ハーフワード（Ｅａｌの基本部
を含む）、　Ｅａｌの拡張部、［！ａｌの多段間接モー
ド拡張部、命令の第２ハーフワード（Ｅａ２の基本部を
含む）、　Ｅａ２の拡張部、命令の第三ハーフワードの
！１πとなる。

（２，１）　　ｒ短縮形２オペランド命令」第９図から
第１２図はプロセッサ命令の２オペランド命令の短縮形
フォーマットを示す模式図である。

第９図はメモリーレジスタ間演算命令のフォーマットで
ある。このフォーマットにはソースオペランド側がメモ
リとなるＬ−ｆｏｒｍａｔとデスティネーションオペラ
ンド側がメモリとなるＳ４ｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａｔでは、ｓｈはソースオペランドの指定
フィールド、　Ｉ？ｎはデスティネーションオペランド
のレジスタの指定フィールド、　ＲＲはｓｈのオペラン
ドサイズの指定をそれぞれ表す。レジスタ上に置かれた
デスティネーションオペランドのサイズは３２ビツトに
固定されている。レジスタ側とメモリ側とのサイズが異
なり、且つソース側のサイズが小さい場合に符号拡張が
行なわれる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ランドの指定フィールド、　Ｒｎはソースオペランドの
レジスタ指定フィールド、　ＲＲはｓｈのオペランドサ
イズの指定をそれぞれ表す。レジスタ上に置かれたソー
スオペランドのサイズは３２ビツトに固定されている。

レジスタ側とメモリ側のサイズが異なり、且つソース側
のサイズが大きい場合に、溢れた部分の切捨てとオーバ
ーフローチエ・ツクとが行なわれる。

第１０図はレジスターレジスタ間演算命令のフォーマッ
ト（Ｒ−ｆｏｒｍａｔ）を示す模式図である。図中、Ｒ
ｎはデスティネーションレジスタの指定フィールド、　
Ｒｅはソースレジスタの指定フィールドである。

オペランドサイズは３２ビツトのみである。

第１１図はリテラル−メモリ間演算命令のフォーマツ）
　（Ｑ−ｆｏｒｍａｔ）を示す模式図である。図中、藺
はデスティネーションオペランドサイズの指定フィール
ド、＃はリテラルによるソースオペランドの指定フィー
ルド、Ｓｈはデスティネーションオペランドの指定フィ
ールドである。

第１２図は即値−メそり間演算命令のフォーマント（Ｌ
ｆｏｒｍａｔ）を示す模式図である。図中、閂はオペラ
ンドサイズの指定フィールド（ソース５　ディスティネ
ーションで共通）、Ｓｈはデスティネーションオペラン
ト′の指定フィールドである。ｆ−ｆｏｒｍａｔの即値
のサイズは、デスティネーション側のオペランドのサイ
ズと共通に８．１６，３２ビツトとなり、ゼロ拡張及び
符号拡張は行なわれない。

（２，２）　　ｒ−船形１オペランド命令」第１３図は
プロセッサ命令の１オペランド命令の−ｉ形ラフオーマ
ットＧｌ−ｆｏｒｍａｔ）を示す模式図である。図中、
旧はオペランドサイズの指定フィールドである。一部の
Ｇｌ−ｆｏｒｍａｔ命令では、Ｅａの拡張部以外にも拡
張部がある。また、聞を使用しない命令もある。

（２゜３）「−船形２オペランド命令」第１４図から第
１６図はプロセッサ命令の２オペランド命令の一船形フ
オーマノドを示す模式図である。このフォーマットに含
まれるのは、８ビツトで指定する一船形アドレッシング
モードのオペランドが最大２つ存在する命令である。オ
ペランドの総数自体は３つ以上になる場合がある。

第１４図は第１オペランドがメモリ読出しを必要とする
命令のフォーマ７　ト（Ｇ−ｆｏｒｍａｔ）を示す模式
図である０図中、Ｅａ）ｔはデスティネーションオペラ
ンドの指定フィールド、聞はデスティネーションオペラ
ンドサイズのＩ旨定フィールド、　　ＥａＲはソースオ
ペランド指定フィールド、　ＲＲはソースオペランドサ
イズの指定フィールドである。一部のＧｆｏｒｍａｔ命
令では、ＥａＭ及びＥａＲの拡張部以外にも拡張部があ
る。

第１５図は第１オペランドが８ビツト即値の命令のフォ
ーマット（Ｅ−ｆｏｒｍａｔ）を示す模式図である。

図中、ＥａＭはデスティネーションオペランドの指定フ
ィールド、間はデスティネーションオペランドサイズの
指定フィールド、＃はソースオペランド値であるや Ｅ−ｆｏｒｍａｔとＬｆｏｒｍａｔとは機能的には類似
しているが、考え方の点で大きく異なっている６　Ｅ−
ｆｏｒｍａｔはあくまでも２オペランド−船形（Ｇイｏ
ｒｓａｔ）の派生形であり、ソースオペランドのサイズ
が８ビツト固定、ディスティネーションオペランドのサ
イズが８　／１６／３２ビットから選択となっている。

つまり、異種サイズ間の演算を前提とし、デスティネー
ションオペランドのサイズに合わせて８ビツトのソース
オペランドがゼロ拡張または符号拡張される。

一方、１４ｏｒ−ｍａｔは、特に転送命令、比較命令で
頻度の多い即値のパターンを短縮形にしたものであり、
ソースオペランドとディスティネーションオペランドの
サイズは等しい。

第１６図は第１オペランドがアドレス計算のみの命令の
フォーマット（ＧＡ−ｆｏｒｍａｔッサを示す模式図で
ある。図中、Ｈａ−はデスティネーションオペランドの
措定フィールド１四はデスティネーションオペランドサ
イズの指定フィールド、　　ＥａＡはソースオペランド
の指定フィールドである。ソースオペランドとしては実
行アドレスの計算結果自体が使用される。

第１７図はショートブランチ命令のフォーマットを示す
模式図である０図中、ｃｃｃｃは分岐条件措定フィール
ド、　ｄｉ、ｓｐ：８はジャンプ先との変位指定フィー
ルドであり、本発明のマイクロプロセッサでは８ビツト
で変位を指定する場合には、ビットパターンでの指定値
を２倍して変位値とする（２．４）　　ｒアドレッシン
グモード」本発明のマイクロプロセッサのプロセッサ命
令のアドレッシングモード指定方法には、レジスタを含
めて６ビントで指定する短縮形と、８ビツトで指定する
一般形がある。

未定義のアドレッシングモードを指定した場合あるいは
意味的に考えて明らか不合理なアドレッシングモードの
組合わせが指定された場合には、未定義命令を実行した
場合と同じく予約命令例外が発生され、例外処理が起動
する。

これに該当するのは、デスティネーションが即値モード
の場合及びアドレス計算を伴うべきアドレシングモード
指定フィールドで即値モードを使用した場合などである
。

第１８図から第２８図に示すフォーマットの模式図中で
使用されている記号の書味は以下の通りである。

Ｒｎ；レジスタ指定 （Ｓｈ）　：　６　ヒツトの短縮形アドレッシングモー
ドでの指定方法 （Ｅａ）　：　８ビツトの一般形アドレッシングモード
での指定方法 フォーマットの図で点線で囲まれた部分は、拡張部を示
す。

（２，４，１）　　ｒ基本アドレッシングモード」本発
明のマイクロプロセッサのプロセッサ命令では種々のア
ドレッシングモードをサポートする。

それらの内、本発明のマイクロプロセッサでサポートす
る基本アドレッシングモードには、レジスタ直接モード
、レジスタ間接モード、レジスタ相対間接モード、即値
モード、絶対モード、　ＰＣ相対間接モード、スタック
ボフプモード、スタ、クプッシェモードがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。第１８図にフォーマットの模式図を示す
。図中、Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。第１９図にフォー
マットの模式図を示す、　Ｒｎは汎用レジスタの番号を
示す。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトであるか３２ビツトであるかにより、２種類ある。

それぞれ、レジスタの内容に１６ビツトまたは３２ビツ
トのディスプレースメント値を加えた値をアドレスとす
るメモリの内容をオペランドとする。第２０図にフォー
マットの模式図を示す。

図中、Ｒｎは汎用レジスタの番号を示す。ｄｉｓｐ：１
６とｄｉｓｐ：３２とは、１６ビツトのディスプレース
メント値、３２ビットのディスプレースメント値をそれ
ぞれ示す。ディスプレースメント値は符号付きとして扱
われる。

即値モードは、命令コード中で指定されるピンドパクン
をそのまま２進数と見なしてオペランドとする。第２１
図にフォーマットの模式図を示す。

図中、ｉｍ＋ｍ　　ｄａｔａは即値を示す。ｉｎ＋ｍ　
　ｄａｔａのサイズは、オペランドサイズとして命令中
で指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビツトの
ピンドパクンをアドレスとしたメモリの内容をオペラン
ドとする。第２２図にフォーマットの模式図に示す。図
中、ａｂｓ：１６とａｂａ　：　３２とは、１６ビノト
５３２ビツトのアドレス値をそれぞれ示す。

ａｂｓ　：　１６でアドレスが示される場合は指定され
たアドレス値が３２ビツトに符号拡張される。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトであるか３２ビツトであるかにより、２種類ある
。それぞれ、プログラムカウンタの内容に１６ビツトま
たは３２ビツトのディスプレースメント値を加えた値を
アドレスとするメモリの内容をオペランドとする。第２
３図にフォーマントの模式図を示す。図中、ｄｉｓｐ：
１５とｄｉｓｐ：３２とは、１６ビツトのディスプレー
スメント値１３２ビットのディスプレースメント値をそ
れぞれ示す。ディスプレースメント値は符号付きとして
扱われる。ＰＣ相対間接モードにおいて参照されるプロ
グラムカウンタの値は、そのオペランドを含む命令の先
頭アドレスである。多段間接アドレシングモードにおい
てプログラムカウンタの値が参照される場合にも、同じ
ように命令先頭のアドレスをＰＣ相対のｊｉＩ−＊＊＊
として使用する。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする０例えば、３２ピントデータを扱う際
には、オペランドアクセス後にＳＰが＋４だけ更新され
る。Ｂ、Ｈのサイズのオペランドに対するスタックポツ
プモードの指定も可能であり、それぞれｓｐが＋１．＋
２だけ更新される。第２４図にフォーマットの模式図を
示す。オペランドに対しスタックポンプモードが意味を
持たないものに対しては、予約命令例外が発生される。

具体的に予約命令例外となるのは、ｗｒｉｔｅオメラン
ド及びｒｅａｄ−ｍｏｄｉｆｙ−ｖｒｉｔｅオペランド
に対するスタックポツプモード指定である。

スタックブツシュモードはＳＰの内容をオペランド１ナ
イズだけデクリメントした内容をアドレスとするメモリ
の内容をオペランドとする。スタックブツシュモードで
はオペランドアクセス前にＳＰがデクリメントされる９
例えば、３２ビツトデータを扱う際には、オペランドア
クセス前にＳＰが−４だけ更新される。Ｂ、Ｈのサイズ
のオペランドに対するスタックブツシュモードの指定も
可能であり、それぞれＳＰが−１，−２だけ更新される
。第２５図にフォーマットの模式図を示す。オペランド
に対してスタックブツシュモードが意味を持たない場合
は、予約命令例外が発生される。具体的に予約命令例外
となるのは、ｒｅａｄオペランド及びｒｅａｄ−ｍｏｄ
ｒｆｙ−１１ｒｉｔｅオペランドに対すスタックブツシ
ュモード指定である。

（２，４，２）　　ｒ多段間接アドレッシングモード」
複雑なアドレッシングも、基本的には加算と間接参照の
組合わせに分解することができる。従って、加算と間接
参照のオペレーションをアドレッシングのプリミティブ
として与えておき、それを任意に組合わせることができ
れば、いかに複雑なアドレッシングモードをも実現する
ことが可能である。本発明のマイクロプロセッサのプロ
セッサ命令の多段間接アドレッシングモードはこのよう
な観点に立聯したアドレッシングモードである。

複雑なアドレッシングモードは、モジュール間のデータ
参照あるいはＡＩ（Ａｒｔｉｆｉｃｉａｌ　ｒｎｔｅｌ
ｌｉＩＨｅｎｃｅ：人工知能）言語の処理系に特に有用
である。

多段間接アドレッシングモードを指定する際、基本アド
レッシングモード指定フィールドでは、レジスタペース
多段間接モード、ＰＣＣペース段間接モード１絶対ベー
ス多段間接モードの３種類の指定方決の内のいずれか１
つを指定する。

レジスタペース多段間接モードは、レジスタの値を拡張
されるべき多段間接アドレッシングのベース値とするア
トレンジングモードである。第２６図にフォーマットの
模式図を示す。図中、Ｒｎは汎用レジスタの番号を示す
。

ＰＣベース多段間接モードは、プログラムカウンタの値
を拡張されるべき多段間接アドレッシングのベース値と
するアトレンジングモードである。

第２７図にフォーマントの模式図を示す。

絶対ベース多段間接モードは、ゼロを拡張されるべき多
段間接アドレッシングのベース値とするアトレンジング
モードである。第２８図にフォーマットの模式図を示す
。

拡張する多段間接モード指定フィールドレ１１６ビツト
を単位としており、これが任意回反復される。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（ｘｉ、　ｘ
２．　ｘ４．　ｘ８）と加算１メモリの間接参照を行な
う。第２９図は多段間接モードのフォーマントを示す模
式図である。各フィールドは以下に示す意味を有する。

Ｅ＝０：多段間接モード継続 Ｅ・１　ニアドレス計算終了 ｔｍｐ　＝＝＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅｒａ
ｎｄｌ・０　：メモリ間接参照なし ｔｎａｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌｅ　
＝、＞　ｔｍｐＴ・１　：メモリ間接参照あり ｍｅｎ［ｔｍｐ＋ｄｉｓｐ＋Ｒｘ率５ｃａｔｅコ１Ｉｌ
ｌ＞Ｌｌｌｌｐ 門・０　　：　　＜Ｒｘ＞をインデクスとして使用ト１
　：特殊なインデクス ＜ＲＸ＞、、０　　インデクス値を加算しない　（Ｒｘ
＝０） ＜ＲＸ＞・１　プログラムカウンタを インデクス値として使 用　　（Ｒｘ＝ＰＣ） くＲに〉＝２〜　　ｒｅｓｅｒｖｅｄ Ｄ＝０：多段間接モード中の４ビツトのフィールドｄ４
の値を４倍してディス プレースメント値とし、これを加 算する。　ｄ４は符号付きとして扱い、オペランドのサ
イズとは関係なく 必ず４倍して使用する。

Ｄ・１　：多段間接モードの拡張部で指定されたｄｉｓ
ｐｘ（１６／３２ビツト）をディスプレースメント値と
し、これを 加算する。

拡張部のサイズはｄ４フィールドで 指定する。

ｄ４＝ｏｏｏ１　　ｄｉｓｐｘは１６ビツトｄ４＝ｏｏ
１０　　ｄｉｓｐｘは３２ピント×Ｘ　：インデクスの
スケール （ｓｃａｌｅ　＝　１／２／４／８） プログラムカウンタに対して×２＋　×４＋　×８のス
ケーリングを行なった場合には、その段の処理終了後の
中間１ｉ！ｉｍｐ＞として不定値が入る。この多段間接
モードによって得られる実効アドレスは予測できない値
となるが、例外は発生しない。プログラムカウンタに対
するスケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマントのバリエージシ
ンを第３０図及び第３１図に示す。第３０図は多段間接
モードが継続するか終了するかのバリエーションを示す
、第３１図はディスプレースメントのサイズのバリエー
ジシンを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマット上、任意の段数が可能
になっ（３）「本発明のマイクロプロセッサのテスト命
令のフォーマント」 本発明のマイクロプロセンサのテスト命令は３５ピント
の固定長フォーマントである。第３２図〜第３７図に本
発明のマイクロプロセッサのテスト命令のフォーマット
の模式図を示す。フォーマット中に現れる記号の意味は
以下の通りである。

１１１Ｌ　：割込み要求線のビン番号０〜２から人力さ
れるフィールドであることを示す。

Ｄ：データパスのピン番号００〜３１から人力されるフ
ィールドであることを示す。

朋：演算結果出力が外部のメモリか否かを指定する部分 子ＰＡＲ：演算に関するパラメータを指定する部分５Ｒ
ＥＧ　：ソースオペランドのレジスタ位置を指定する部
分 ＤＲＥＧ　：デスティネーションオペランドレジスタ位
置を指定する部分 ＺＳ：ソースオペランドサイズを指定する部分ｚＤ：デ
スティネーションオベランドサイズを指定する部分 ＤＤｊスキャンインするデータを指定する部分また、１
２ビツトのマイクロＲＯＭ番地指定フィールドと、指定
データを無視するフィールド（ｄｏｎ’ｔｃａｒｅ）　
　とがある。

テスト命令では、ソースオペランドはレジスタファイル
にある値または即値データのみを使用する。このため、
テスト命令ではアドレッシングモード等のメモリオペラ
ンドに関するアドレス指定フィールドはない。

（３，１）　　ｒ連続実行命令」 第３２図及び第３３図に示すテスト命令のフォーマット
は連続実行命令のフォーマットである。

連続実行命令は、指定されたマイクロｌ？ＯＭ番地から
マイクロプログラムに従って本発明のマイクロプロセッ
サを動作させる命令である。

第３２図に示す第１連続実行命令は、指定したマイクロ
ＲＯＭ番地からマイクロプログラムに従って本発明のマ
イクロプロセッサを動作させる際に、ＭＭ、ＴＰＡＲ，
５ＩＩＥＧ、ＤＲＥＧ、ＺＳ、ＺＤをマイクロプログラ
ムに対するパラメータとして使用する。

第３３図に示す第２連続実行命令は、マイクロプログラ
ムに対するパラメータ指定は行わない。

これら２つの連続実行命令で指定するマイクロＲＯＭ番
地は本発明のマイクロプロセッサのマイクロＲＯＭ番地
の範囲内で任意の値が許される。従ってこれらの命令に
より本発明のマイクロプロセッサに対して任意のマイク
ロＲＯＭ番地からのマイクロプログラムの実行を指定で
きる。

（３，２）　　ｒステップ実行命令」 第３４図及び第３５図に示すテスト命令のフォーマント
はステップ実行命令のフォーマットである。

ステップ実行命令は、指定されたマイクロＲＯＭ番地の
マイクロ命令に従って本発明のマイクロプロセッサを１
マイクロステツプだけ動作させる命令である。

第３４図に示す第１ステツプ実行命令は、指定したマイ
クロＲＯＭ番地からマイクロプログラムに従って本発明
のマイクロプロセッサを１マイクロステップ動作させる
際に、ＭＭ、ＴＰＡＲ，ＳＲＥ［；、Ｉ］ＲＥ［；、Ｚ
Ｓ、ＺＤをマイクロプログラムに対するパラメータとし
て使用する。

第３５図に示す第２ステツプ実行命令は、マイクロプロ
グラムに対するパラメータ指定は行わない。

これら２つのステップ実行命令で指定するマイクロＲＯ
Ｍ番地は本発明のマイクロプロセッサのマイクロＲＯＭ
番地の範囲内で任意の値が許される。

従って、これらの命令により本発明のマイクロプロセッ
サに対して任意のマイクロＲＯＭ番地のマイクロ命令を
１ステツプだけ実行してその状態で停止することを指定
できる。

（３，３）　　ｒロード命令」 第３６図に示すテスト命令のフォーマントはテストモー
ドにおいて本発明のマイクロプロセッサの外部からオペ
ランドをロードするためのロード命令のフォーマントで
ある。

ロード命令は３５ビツトの命令の内の３２ビア）が即値
オペランドのフィールドであり、３２ビツトの値を本発
明のマイクロプロセッサに徽込むことが可能である。

（３，４）　　ｒスキャンパス命令」 第３７図に示す命令のフォーマントはテストモードにお
いて本発明のマイクロプロセッサのスキャンバスを動作
させる命令であるスキャンバス命令のフォーマットであ
る。

スキャンパス命令により本発明のマイクロプロセッサは
内部のスキャンバスにデータをシリアルに入出力可能に
なる。

（４）「機能ブロックの構成Ｊ 第２図は本発明のマイクロプロセッサの一構成例を示す
ブロック図である。

本発明のマイクロプロセッサの内部を機能的に大きく分
けると、命令フェッチ部５１．命令デコード部５２．　
ＰＣ計算部５３．オペランドアドレス計算部５４、マイ
クロＲＯＭ部５５．データ演算部５６．外部バスインタ
ーフェイス（１１Ｐ）部５７に分かれる。第２図ではそ
の他に、外部ヘアドレスを出力するアドレス出力回路５
８と、外部との間でデータを入出力するデータ入出力回
路５９と、制御信号入出力回路６０とを他の機能ブロッ
ク部と分けて示した。

（４，１）　　ｒ命令フェッチ部」 命令フェッチ部５１には、ブランチバッファと、命令キ
ューとその制御部等があり、次にフェッチすべき命令の
アドレスを決定して、ブランチバッファや外部のメモリ
からプロセッサ命令をフェッチする。また命令フェッチ
部５１はブランチバッファへの命令登録も行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特開昭６３−５６７３０号で詳しく述べられている。

次にフェッチすべきプロセッサ命令のアドレスは命令キ
ューに入力すべき命令のアドレスとして専用のカウンタ
で計算される０分岐あるいはジャンプが発生した際には
、新たなプロセッサ命令のアドレスがＰＣ計算部５３ま
たはデータ演算部５６から転送されてくる。

外部のメモリからプロセッサ命令をフェッチする際は、
フェッチすべき命令のアドレスを外部バスインターフェ
イス部５７を通じてアドレス出力回路５８から外部へ出
力することによりデータ入出力回路５９から命令コード
をフェッチする。

バンファリングした命令コードの内、命令デコード部５
２で次にデコードすべき命令コードが命令デコード部５
２へ出力される。

テスト命令は命令フェッチ部５１ではフェッチされない
。

（４，２）　　ｒ命令デコード部」 命令デコード部５２では基本的に１６ビツト　（ハーフ
ワード）単位にプロセッサ命令コードをデコードする。

この命令デコード部５２には第１ハーフワードに含まれ
るオペコードをデコードするＦｌｌ−デコーダ、第２．
第３ハーフワードに含まれるオペコードをデコードする
ＮＦＩ＋−デコーダ、アドレッシングモードをデコード
するアドレッシングモードデコーダが含まれる。

更に、Ｆｔｔｔ４デコーダ及びＮＦＩＩＷデコーダの出
力を更にデコードしてマイクロ１ｉｏＨのエントリアド
レスを計算する第２デコーダ、条件分岐命令の分岐予測
を行う分岐予測機構、オペランドアドレス計算の際のパ
イプラインコンフリクトをチエツクするアドレス計算コ
ンフリクトチエツク機構等も含まれる。

命令デコード部５２は、命令フェッチ部５１から人力さ
れたプロセッサ命令コードを２クロツクにつき０〜６バ
イトデコードする。デコード結果の内、データ演算部５
６での演算に関する情報がマイクロＲＯＭ部５５へ、オ
ペランドアドレス計算に関係する情報がオペランドアド
レス計算部５４へ、ＰＣ計算に関係する情報がＰＣ計算
部５３へそれぞれ出力される。

テスト命令が命令デコード部５２へ入力されることはな
く、従ってデコードされることもない。

（４，３）　　ｒマイクロＲＯｈ部」 マイクロＲＯＭ部５５にはデータ演算部５６の制御及び
本発明のマイクロプロセッサ各部の診断をする種々のマ
イクロプログラムルーチンが格納されているマイクロｌ
？ＯＭ、マイクロシーケンサ　マイクロ命令デコーダ等
が含まれる。マイクロ命令はマイクロＲＯＭから２クロ
ツクに１度読出される。マイクロシーケンサはマイクロ
プログラムで示されるシーケンス処理の他に、例外１割
込及びトラップ（この３つをＥＩＴと総称する）の処理
及びテスト割込みをハードウェア的に受付ける。またマ
イクロＲＯＭ部はストアバッファの管理も行う。

プロセッサモードでは、マイクロＲＯ）１部には命令コ
ードに依存しない割込み及び演算実行結果によるフラッ
グ情報と、第２デコーダの出力等の命令デコード部５２
からの出力が入力される。

テストモードでは、マイクロＲＯＭ部はＣＰＵの診断プ
ロセッサとして動作する。テストモードでは第２デコー
ダの出力ではな（データ入出力回路５９からの出力が直
接マイクロＲＯＭ部へ入力される。

また、テストモードの間は一切の割込みは受付けられな
い。

プロセッサモードでは、マイクロデコーダの出力は主に
データ演算部５６に対して出力されるが、ジャンプ命令
の実行による他の先行処理中止情報等の一部の情報は他
の機能ブロックへも出力される。

テストモードでは、マイクロｌ１０Ｍ部５５は上記のプ
ロセッサモードでの出力に加えて各種の診断制御情報を
本発明のマイクロプロセッサ内部の他のブロックへ出力
する。

（４，４）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部５４は、命令デコード部５２のアドレ
スデコーダ等から出力されたオペランドアドレス計算に
関係する情報によりハードワイヤード制御される。この
オペランドアドレス計算部５４ではオペランドのアドレ
ス計算に関する大半の処理が行われる。メモリ間接アド
レッシングのためのメモリアクセスのアドレス及びオペ
ランドアドレスがメモリにマツプされたｌ１０ｆＪ域に
入るか否かのチエツクも行われる。

オペランドアドレス計算部５４でのアドレス計算結果は
外部バスインターフェイス部５７へ送られる。

なお、アドレス計算に必要な汎用レジスタやプログラム
カウンタの値はデータ演算部５６から入力される。

メモリ間接アドレッシングを行う場合は、オペランドア
ドレス計算部５４は参照すべきメモリアドレスを外部バ
スインターフェイス部５７を通してアドレス出力回路５
８から外部へ出力し、データ入出力部５９から入力され
た間接アドレス値を命令デコード部５２をそのまま通過
させてフェッチする。

（４，５）　　ｒＰＣ計算部」 ＰＣ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに’、Ｆ
ＩＩ　′４”ａされ、命令のＰＣ値を計算する０本発明
のマイクロプロセッサのプロセッサ命令は可変長命令で
あり、命令をデコードしてみないとその命令の長さが判
明しない、ＰＣ計算部５３は、命令デコード部５２から
出力される命令長をデコード中の命令のｐｃ値に加算す
ることにより次の命令のｐｃ値を作り出す。

ｐｃ計算部５３での計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される。

（４，６）　　ｒデータ演算部」 データ演算部５６はマイクロプログラムにより制御すれ
、マイクロｌ？ＯＭの出力であるマイクロ命令に従って
各命令の機能を実現するために必要な演算をレジスタフ
ァイルと演算器とを使用して実行する。

プロセッサ命令の演算対象となるオペランドがアドレス
あるいは即値である場合は、オペランドアドレス計算部
５４で計算されたアドレスあるいは即値は外部バスイン
ターフェイス部５７を通過してデータ演算部５６へ入力
される。また、プロセッサ命令の演算対象となるオペラ
ンドがＣＰＵ外部のメモリにあるデータである場合は、
アドレス計算部５４で計算されたアドレスをバスインタ
ーフェイス部５７がアドレス出力回路５８から出力する
ことによりＣＰＵ外部のメモリからフェッチされたたオ
ペランドはデータ入出力回路５９からデータ演算部５６
へ入力される。

テストモードでロード命令を実行した場合には、演算対
象となる即値オペランドがデータ入出力回路５９からデ
ータ演算部５６へ入力される。

演算器としてはＡＬＵ、バレルシフタ１プライオリテイ
エンコーダあるいはカウンタ、シフトレジスタ等がある
。レジスタファイルと主な演算器との間は３つのバスで
結合されており、１つのレジス・り開演算を指示する１
マイクロ命令が２クロツクサイクルで処理される。

データ演算の際に外部のメモリをアクセスする必要があ
る場合は、マイクロプログラムの指示により外部バスイ
ンターフェイス部５７を通じてアドレス出力回路５８か
らアドレスがｃｐｕ外部へ出力されることにより、デー
タ入出力回路５９を通じて目的のデータがフェッチされ
る。

外部のメモリにデータをストアする場合は、外部バスイ
ンターフェイス部５７を通じてアドレス出力回路５８か
らアドレスが出力されると同時に、データ入出力回路５
９からデータがＣＰＵ外部へ出力される。オペランドス
トアを効率的に行うためデータ演算部５６には４バイト
のストアバッファが備えられている。

ジャンプ命令の処理５例外処理等の結果、新たな命令ア
ドレスをデータ演算部５６が得た場合は、データ演算部
５６はこれを命令フェッチ部５１とＰＣ計算部５３とへ
出力する。

（４，７）　　ｒ外部バスインターフェイス部」外部バ
スインターフェイス部５７は、プロセッサモードにおい
ては本発明のマイクロプロセッサの入出力ピンを介して
の通信を制御する。メモリのアクセスはすべてクロック
同期で行われ、最小２クロックサイクルで行うことがで
きる。

メモリに対するアクセス要求は命令フェッチ部５１、ア
ドレス計算部５４及びデータ演算部５６から独立に生じ
る。外部バスインターフェイス部５７はこれらのメモリ
アクセス要求を調停する。更に、メモリと本発明のマイ
クロプロセサとを結ぶデータバスサイズである３２ビツ
ト（１ワード）の整置境界を跨ぐメモリ番地に位置する
データのアクセスは、このブロック内でワード境界を跨
ぐことが自動的に検知され、２回のメモリアクセスに分
解して行われる。

ブリフェッチ対象のオペランドとストア対象のオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェフチオベランドへのバイパス処理も外
部バスインターフェイス部５７が行う。

テストモードでは、外部バスインターフェイス部５７は
一切のメモリアクセス要求を受付けない。

テストモードでは、データ入出力回路５９とアドレス出
力回路とはマイクロＲＯＭ部５５から直接制御さ（５）
「本発明のマイクロプロセッサの入出力インターフェイ
ス」 第３図は本発明のマイクロプロセッサの人出力ピンを示
す模式図である。

図中、ＣＬＫはクロフタ人力、ＲＥＳＥＴＩはリセット
割込み入力、ＩＲＬｌｏ：２は割込み入力、ＩＩＩＣＫ
ＩＩは割込み応答出力、ＬＯ（Ｊはインターロックバス
サイクルか否かを示す出力、ＴＥＳＴＩはテスト割込み
入力、［ＩＢＧＩＮＴＩはデバッグ割込み入力、ＤＢＧ
ＡＩＪＩはデハフグ処理中を示す出力、ＢＣＩＯ：３．
　ＢＳＩ、ＡＳＩＩ、　０５１１゜１？／Ｗｌｌはバス
サイクル制御出力、ＤＣＩＩはバスサイクル制御人力、
（ｔｏ：３１はデータ人出力、ＡＯ：３１はアドレス出
力である。

ＴＥＳＴＩ　ビン以外は本発明のマイクロプロセッサを
応用システムに組込む際にも使用するが、その際に誤っ
てテスト割込みが入力されることを防ぐためにＴＥＳＴ
Ｉ　ビンは電源に接続される。

各入出力信号は、プロセッサモードにおいては上述の如
き機能で使用される。しかしテストモードにおいては、
ＤＢＧ　ｒＮＴｌビンがテスト命令取込み指示入力、Ｄ
ＢＧＡＣＫＩピンがテスト命令実行中を示す出力、ＩＲ
ＩＪＯ：２ピンがテスト命令入力、［１０：３１ピンが
テスト命令入力及びテスト結果出力、ＡＯ＝３１がテス
ト結果出力の機能で使用される。更にスキャン命令に対
しては、ＤＯピンがスキャン人力、ＬＯＣＫ＃ピンがス
キャンアウト出力の機能を有する。

各入出力ビンはＣＬＫに対してクロック同期して信号を
入出力する。

（６）「プロセッサモードでの動作」 本発明のマイクロプロセッサはプロセッサモードではプ
ロセッサ命令をパイプライン処理して高性能に動作する
。ここではまず、プロセッサモードにおける本発明のマ
イクロプロセッサのパイプライン処理手順について説明
し、次にプロセッサモードにおける本発明のマイクロプ
ロセッサの外部メモリアクセス動作の一例を説明する。

（６，１）　　ｒパイプライン機構」 本発明のマイクロプロセッサのパイプライン処理は第４
図に示すような構成を採っている。

命令をブリフェッチする命令フェッチステージ（ＴＦス
テージ）３１．命令をデコードするデコードステージ（
Ｄステージ）３２．オペランドのアドレス計算を行うオ
ペランドアドレス計算ステージ（Ａステージ）３３．マ
イクロＲＯＭアクセス　（特にＲステージ３６と称す）
及びオペランドのブリフェッチ（特にＯＦステージ３７
と称す）を行うオペランドフェッチステージ（Ｆステー
ジ）３４．命令を実行する実行ステージ（εステージ）
３５の５段構成をパイプライン処理の基本とする。

Ｅステージ３５では１段のストアバッファがあるほか、
高機能命令の一部は命令実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果がある
。

各ステージは他のステージとは独立して動作し、理論上
は５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロックで行うことが
できる。従って理想的には２クロツクごとに次々とパイ
プライン処理が進行する。

本発明のマイクロプロセッサにはメモリニメモリ間演算
あるいはメモリ間接アドレッシング等のように１回の基
本パイプライン処理だけでは処理が行えない命令がある
が、本発明のマイクロプロセッサはこれらの処理に対し
てもなるべく均衡したパイプライン処理が行えるように
構成されている。複数のメモリオペランドを有する命令
に対しては、メモリオペランドの数に基づいて、デコー
ド段階で複数のパイプライン処理単位（ステップコード
）ζこ分解してパイプライン処理が行われる。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２で詳しく述べられている。

１Ｆステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。Ｄステージ３２からＡステ
ージへ痙される情報は命令で指定された演算に関する情
１（Ｄコード４１と称す）と、オペランドのアドレス計
算に関係する情報（Ａコード４２と称す）゛との２つが
ある。Ａステージ３３からＦステージ３４へ渡される情
報はマイクロプログラムルーチンのエントリ番地及びマ
イクロプログラムへのパラメータ等を含むＲコード４３
と、オペランドのアドレスとアクセス方法指示情報等を
含むＦコード４４との２つである。Ｆステージ３４から
Ｅステージ３５へ渡される情報は、演算制御情報とリテ
ラル等を含むＥコード４５と、オペランドやオペランド
アドレス等を含むＳコード４６との２つである。

Ｅステージ３５以外のステージで検出されたＢＩＴはそ
のコードがＥステージ３５へ到達するまではＢＩＴ処理
を起動しない。Ｅステージ３５で処理されている命令の
みが実行段階の命令であり、ＩＦステージ３１−Ｆステ
ージ３４で処理されている命令は未だ実行段階に至って
いないのである。従って、Ｅステージ３５以外で検出さ
れたＥ［Ｔは検出されたたことがステップコード中に記
録されてで次のステージへ伝えられるのみである。

（６，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの入出カステップコードには第４図
に示したように便宜上名前が付与されている。またステ
ップコードには、オペレーションコードに関する処理を
行い、マイクロｌｌ０Ｍのエントリ番地あるいはＥステ
ージ３５に対するパラメータ等になる系列と、Ｅステー
ジ３５のマイクロ命令に対するオペランドになる系列と
の２系列がある。

（６，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）３１はプロセッサ命令を
メモリあるいはブランチバッファからフェッチして命令
キューへ入力し、Ｄステージ３２に対して命令コードを
出力する。命令キューの入力は整置された４バイト単位
で行われる。メモリからプロセッサ命令をフェッチする
際は整置された４バイトにつき最小２クロックを要する
。ブランチバッファがヒツトした場合は整置された４バ
イトにつき１クロツクでフヱフチ可能である。

命令キューの出力単位はは２バイトごとに可変であり、
２クロツクの間に最大６バイトまで出力できる。また分
岐の直後には、命令キューをバイパスして命令基本部２
バイトを直接命令デコーダへ転送することもできる。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先命令アドレスの管理及び命令キューの制
御もＩＦステージ３１が行う。

（６，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＦステージ３１か
ら入力されたプロセッサ命令コードをデコードする。デ
コードは命令デコード部５２のＦＩＩＷデコーダ、　Ｎ
ＦＮＷデコーダ、アドレッシングモードデコーダを使用
して、２クロック単位で１度行なわれ、１回のデコード
処理で０〜６バイトの命令コードが消費される（リター
ンサブルーチン命令の復帰先アドレスを含むステップコ
ードの出力処理等では命令コードは消費されない）。１
回のデコードで、Ａステージ３３に対してアドレス計算
情報としてのＡコード４２である約３５ビツトの制御コ
ードと最大３２ビツトアドレス修飾情報と、オペレーシ
ョンコードの中間デコード結果としてのＤコード４１で
ある約５０ビツトの制御コードと８ビツトのリテラル情
報とが出力される。

Ｄステージ３２では各命令のＰＣ計算部５３の制御、命
令キューからの命令コード出力処理も行う。

（６，２，３）　　ｒオペランドアドレス計算ステージ
Ｊオペランドアドレス計算ステージ（Ａステージ）３３
での処理は大きく２つに分かれる。

１つは命令デコード部５２の第２デコーダを使用してオ
ペレーションコードの後段デコードを行う処理で、他方
はオペランドアドレス計算部５４でオペランドアドレス
の計算を行う処理である。

オペレーションコードの後段デコード処ｔ’！！；！Ｄ
コード４１を入力とし、レジスタ、メモリの書込み予約
及びマイクロプログラムルーチンのエントリ番地とマイ
クロプログラムに対するパラメータ等を含むＲコード４
３の出力を行う。

なお、レジスタ、メモリの書込み予約は、アドレス計算
で参照したレジスタ、メモリの内容がパイプライン上を
先行する命令で書（＾えられることによって誤ったアド
レス計算が行われることを防ぐためのものである。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従ってオペランドアドレス計算部５４
で加算及びメモリ間接参照を組合わせてアドレス計算を
行い、その計算結果をＦコード４４として出力する。こ
の際、アドレス計算に伴うレジスタあるいはメモリの読
出し時にコンフリクトチエツクが行われ、先行命令によ
るレジスタあるいはメモリへの書込み処理を終了してい
ないためコンフリクトが指示されれば、先行命令がＥス
テージ３５で書込み処理を終了するまで待機状態になる
。

（６，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４の処
理も大きく２つに分かれる。

一方はマイクロＲＯＭのアクセス処理であり、特にＲス
テージ３６と称する。他方はオペランドプリフェッチ処
理であり、特にＯＦステージ３７と称する。

Ｒステージ３６とＯＦステージ３７とは必ずしも同時に
動作するわけではなく、メモリアクセス権が獲得できる
か否か等に依存して、独立して動作する。

Ｒステージ３６の処理であるマイクロＲＯＭアクセス処
理は、Ｒコードに対して次のＥステージでの実行に使用
する実行制御コードであるＥコードを生成するためのマ
イクロ１２０Ｍアクセスとマイクロ命令デコード処理で
ある。１つのＲコードに対する処理が２つ以上のマイク
ロプログラムステップに分解される場合、マイクロＲＯ
ＭはＥステージ３５で使用され、次のＲコード４３はマ
イクロＲＯＭアクセス待ちになる。Ｒコード４３に対す
るマイクロＲＯＭアクセスが行われるのはその前のＥス
テージ３５での最後のマイクロ命令実行時である。本発
明のマイクロプロセッサでは、大半の基本命令は１マイ
クロプログラムステツプで実行されるため、実際にはＲ
コード４３に対するマイクロＲＯＭアクセスが次々と行
われることが多い。

（６，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３７はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドプリフェッチはＦコード４４を入力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード４６
として出力する。１つのＦコード４４ではワード境界を
跨いでもよいが、４バイト以下のオペランドフェッチを
指定する。Ｆコード４４にはオペランドのアクセスを行
うか否かの指定も含まれており、Ａステージ３３で計算
されたオペランドアドレス自体あるいは即値をＥステー
ジ３５へ転送する場合にはオペランドブリフェッチは行
われず、Ｆコード４４の内容がＳコード４６として転送
される。

ブリフェッチしようとするオペランドとＥステージ３５
が書込み処理を行おうとするオペランドとが一致する場
合は、オペランドブリフェッチはメモリからは行われず
、バイパスして行なわれる。

（６，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６を入力として動作する。このＥステージ３５
が命令を実行するステージであり、Ｆステージ３４以前
のステージで行われた処理は総てＥステージ３５のため
の前処理である。Ｅステージ３５でジャンプ命令が実行
されたり、ＢＩＴ処理が起動されたりした場合は、ＩＰ
ステージ３１〜Ｆステージ３４までの間で行われた処理
はすべて無効化される。Ｅステージ３５はマイクロプロ
グラムにより制ｉｎされ、Ｒコード４５にて示されたマ
イクロプログラムルーチンのエントリ番地からの一連の
マイクロ命令を実行することにより命令を実行する。

マイクロｌ？ＯＭの読出しとマイクロ命令の実行とはパ
イプライン化されて行われる。従ってマイクロプログラ
ムで分岐が起きた場合は、１マイクロステツプの空きが
発生する。また、Ｅステージ３５はデータ演算部５６に
あるストアバッファを利用して、４バイト以内のオペラ
ンドストアと次のマイクロ命令実行とをパイプライン処
理することもできる。

Ｅステージ３５ではＡステージ３３で行ったレジスタあ
るいはメモリに対する書込み予約をオペランドの書込み
の後に解除する。

各種の割込は命令の切れ目においてＥステージ３５に直
接受付けられ、マイクロプログラムにより必要な処理が
実行される。その他の各種ＥｒＴの処理もマイクロプロ
グラムにより行われる。

（６，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ラッチと出力ランチと
を有し、他のステージとは独立して動作することを基本
とする。各ステージは１つ前に行った処理が終了し、そ
の処理結果を出力ランチから次のステージの入力ラッチ
へ転送し、自身のステージの入力ラッチに次の処理に必
要な入力信号が総て揃うえば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号が総て有効となり、
現在の処理結果を後段のステージの入力ラッチへ転送し
て出力ランチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が総て揃っている必要がある。入力信号が
揃っていないと、そのステージは待ち状態（入力待ち）
になる。出力ラッチから次のステージの入力ランチへの
データ転送に際しては、次のステージの入力ラッチが空
き状態になっている必要があり、次のステージの入力ラ
ッチが空き状態でない場合もパイプラインステージは待
ち状態（出力待ち）６になる。必要なメモリアクセス権
が獲得できなかったり、処理しているメモリアクセスに
ウェイトステートが挿入されていたり、その他のパイプ
ラインコンフリクトが生じた場合にも、各ステージの処
理自体が遅延する。

（６，４）　　ｒプロセッサモードでのメモリアクセス
動作」 第５図にプロセッサモードでの本発明のマイクロプロセ
ッサの外部入出力動作の一例としてのメモリアクセスの
タイミングチャートを示す。

メモリアクセスは十分高速なメモリに対しては外部人力
クロックの４クロツクに１度の速度で行われる。第５図
では最初にゼロウェイトのリードサイクル、次にゼロウ
ェイトのライトサイクル。

次に１クロツクウエイトのリードサイクルを示す。

図中［ＩＣＬＫはＣＩＪの２倍の周期のバスクロックで
あり、メモリバスサイクルの基本となる信号である。

ＢＣＬＫはＣＩＪの奇数番目パルスと偶数番目パルスと
を定める。　　ＣＬＫに同期して動作する本発明のマイ
クロプロセッサとＢＣＬＫとの同期はリセ・シト割込み
により行う。

リードサイクルではアドレスが出力され、ＢＣＬＫがロ
ーレベルである間のＣＬＫの立下り時にＤＣＩがアサー
トされた際の００：３１の値が取込まれてバスサイクル
が終了する。ライトサイクルではまずアドレスが出力さ
れ、１クロツタ遅れてデータが出力され、ＢＣＬＫがロ
ーレベルである間のＣＬＫの立下り時にＤＣＩがアサー
トされればバスサイクルが終了する。

このようにプロセッサモードにおいては、ＣＬＫに同ル
１したバスサイクルを本発明のマイクロプロセッサが起
動することにより外部との入出力動作（７）「テストモ
ードでの動作」 本発明のマイクロプロセッサはテストモードにおいては
、テスト命令に従って各機能ブロックの診断を実行する
。

第１図はテストモード時の動作状態の概念を示す本発明
のマイクロプロセッサの一構成例のブロック図である。

テスト命令のマイクロＲＯＭ番地フィールドあるいはＲ
コード４３のマイクロｌｌ０Ｍ番地を取込み、その番地
からのマイクロプログラムのシーケンスを制御するマイ
クロシーケンス制御部１０．マイクロプログラムの番地
を管理するマイクロプログラムカウンタ　（、＋ＪＰＣ
）１１．マイクロプログラムを記憶するマイクロＩ？０
Ｍ１２．各マイクロ命令のデコード及びその実行を制御
するマイクロ命令実行制御部１３゜テスト命令の一部ま
たは命令デコード部の出力であるＲコード４３をマイク
ロシーケンス制御部へ転送するＲコードラッチ部１４．
　　Ａコード４２をラッチしたり圧縮して蓄積するＡコ
ードラッチ部１５．命令フェッチ部５１．命令デコード
部５２．オペランドアドレス計算部５４．データ演算部
５６．テスト命令の上位３ピントをマイクロシーケンス
制御部１０へ入力するＩＲＬＩＯ：２ビン１６．テスト
命令の取込みを指示するＤＢＧＩＮＴＩビン１７．テス
トモードにおいてテスト命令実行中を示すＤＢＧＡＣＫ
Ｉビン１８．テスト命令の下位３２ビツトをデータ入出
力回路５９からバイパスバス２３を通じてＲコードラッ
チ部１４とマイクロシーケンス制御部１０とへ転送した
りまた命令フェッチ部５１のテスト結果をデータ入出力
回路５９へ転送するＤＤババス９．オペランドアドレス
計算部５４あるいはデータ演算部５６のテスト結果をア
ドレス出力回路５８へ転送するＡＡババス０．データ入
出力回路５９から１ビツトのスキャンインデータをマイ
クロ１１０Ｍ１２の出力部の第１リニアフイードバツク
シフトレジスタＬＰＳＲ２４へ転送するｎｏピン２１．
スキャンアウトデータをＡコードラッチ部１５の第３リ
ニアフイードバツクシフトレジスタＬＰＳＲ２６からマ
イクロブロセ・ノサ外部へ出力するＬｏｃａビン２２等
にて構成されている。

Ｒコードラッチ部１４には第２リニアフィードバツタシ
フトレジスタＬＦＳＲ２５があり、データ演算部５８に
は第４リニアフイードバツクシフトレジスタＬＰＳＲ２
７がある。命令デコード部５２には自己診断時に使用す
るカウンタ２８がある。

テストモードでは、入力されたテスト命令に従いマイク
ロシーケンス制御部ＩＯがマイクロＲＯＭ１２をアクセ
スしてマイクロプログラムを実行することによりマイク
ロプロセッサの各部をテストする。

テスト動作に必要なデータはロード命令によりデータ演
算部５６のＤＯレジスタ２９へ取込まれる。

命令フェッチ部５１はマイクロ命令実行制御部１３の指
示に従ってテスト動作を行い、その結果をＤＯババス７
．データ入出力回路５９を介してマイクロプロセッサ外
部へ出力する。

命令デコード部５２はマイクロ命令実行制御部１３の指
示に従ってテスト動作を行い、その結果をＲコードラン
チ部１４とＡコードラッチ部１５とへ出力する。

オペランドアドレス計算部はマイクロ命令実行制御部１
３の指示に従い、データ演算部５Ｇのレジスタファイル
から転送されるデータを使用してテスト動作を行い、そ
の結果をＡＡババス０．アドレス出力回路５８を介して
マイクロプロセッサ外部へ出力する。

データ演算部５６はマイクロ命令実行制御部１３の指示
に従いテスト動作を行う。テスト動作に必要なデータは
ロード命令によりマイクロプロセッサ外部から口Ｄレジ
スタ２９へ取込むこともできる。テスト動作の中間演算
結果はレジスタファイルに保存され、テスト結果はＡＡ
ババス０．アドレス出力回路５日を介してマイクロプロ
セッサ外部へ出力される。

（７，１）　　ｒテスト命令の取込み」テスト命令は命
令フェッチ部５１及び命令デコード部５２を介すること
なくバイパスバス２３を通して直接Ｒコードラッチ部１
４とマイクロシーケンス制御部１０とへ取込まれる。ロ
ード命令とスキャンパス命令以外のテスト命令の各フィ
ールドはプロセッサモードでプロセッサ命令をデコード
して得られたＲコード４３と類似のフォーマントとなっ
ており、テスト命令の取込みはＲコード４３を直接書換
える形態をとる。テスト命令で指定されないＲコ・−ド
４３のフィールドはテスト命令取込み前にＲコードラン
チ部１４に保持されていた内容をそのまま保持する。マ
イクロＲＯＭ番地はＲコード４３を書換えるのではなく
、直接マイクロシーケンス制御部１０へ入力される。

テスト命令の取込みではメモリサイクルは起動されない
。テスト命令の取込みのタイミングをテスト結果の出力
タイミングと共に第６図のタイミングチャートに示す。

ＤＢＧＡＣＫ＃がネゲートされているとき、［ＲＬＯ：
２ピン１６とＤ（ｈ３１ビン２１とにテスト命令のピン
トパタンを入力しながらＢＣＩＪとＣＬＫの両方が立上
がるタイミングに同期して口ＢＧＩＮＴＩビン１７をア
サートすることによりテスト命令が取込まれる。

（７，１，１）　　ｒＲコードのフォーマットとテスト
命令」第３８図はＲコード４３のフォーマットの模式図
である。Ｒコード４３は３２ビツト長であり、各フィー
ルドの意味は以下の通りである。

０Ｐ１：演算に関する第１のパラメータを指定する部分 Ｍ−：演算結果出力が外部のメモリか否かを指定する部
分 Ｏ２０：演算に関する第２のパラメータを指定する部分 Ｒ１ソースオペランドのレジスタ位置を指定する部分 ＲＤ：デスティネーションオペランドレジスタ位置を指
定する部分 ■＝ソースオペランドサイズを指定する部分−〇：デス
ティネーションオペランドサイズを指定する部分 また、マイクロＲＯＭ番地を指定するフィールドは８ビ
ツトであり、マイクロシーケンス制御部１０へ入力され
る際に下位にゼロが４ビア）拡張される６本発明のマイ
クロプロセッサのマイクロプログラムは１ワードが１゛
２ビツトのマイクロ命令でコーディングされており、４
にワードの空間に格納されている。各Ｒコード４３で指
定される各マイクロプログラムルーチンのエントリ番地
の下位４ビツトは必ずゼロである。従ってＲコード４３
で指定可能なマイクロプログラムルーチンのエントリは
２５６個である。

第３２〜３７図に示すテスト命令のフォーマントの内、
Ｒコード４３を書換える命令は第３２図に示す第１連続
実行命令と第３４図に示す第１ステツプ実行命令とであ
る。この２つの命令が入力されるとＲコード４３の内の
ＯＰ４フィールドとマイクロＲＯＭ番地を指定するフィ
ールド以外が書換えられる。ＭＷフィールドは門１フィ
ールドに、ＯＰ２フィールドはＴＰＡＩＩフィールド′
。に、ＲＳＳフィールド５ＩＩＥＧフィールドに、ＲＤ
フィールドはＤＲＥＧフィールドに、−Ｓフィールドは
ＺＳフィールドに、ＷＤフィールドはＺＤフィールドに
それぞれ書換えられる。ＯＰ１フィールドとマイクロＲ
ＯＭ番地の上位８ビツトを示すフィールドはテスト命令
取込み前の値のまま保持される。

第３９図に具体的なプロセッサ命令のＲコード４３の例
を示す。各命令の意味は以下の通りである。

ＭＯＶ、Ｗ　　Ｒ２、ＭＥＭ：　レジスタ２から４バイ
トのデータをメモリへ転送する。

Ｃ門Ｐ、Ｂ　　ｌ？８　、ＲＯ：レジスタ８とレジスタ
０の各１バイトのデータを比較 する。

ＡＤＤ、鏝　ＭＥＭ、Ｒ２：レジスタ２の４バイトのデ
ータにメモリの４バイトの データを加算してレジスタ ２に格納する。

５ｔ（Ａ、Ｗ　　１２　、ＲＯ：レジスタＯの４バイト
のデータを２ビツト算術シフト する。

Ｍ［ＩＬ、ＨＲ７，Ｒ１５ニレジスタフとレジスタ１５
の各２バイトのデータを乗算 してレジスタ１５に格納する。

ＪＭＰ　　　ａ（Ｒ３）　　：　レジスタ３の４バイト
のデータをアドレスとする番地 ヘジャンプする。

本発明のマイクロプロセッサでは問ν、＆４とＡＤＩＩ
Ｊとは共に同じマイクロプログラムで処理され・るため
マイクロプログラムルーチンを共有しており、マイクロ
ＲＯＭ番地は互いに等しい。また、各命令のオペランド
のレジスタ番号及びオペランドサイズがＲコード４３の
種々のフィールドにマイクロプログラムに対するパラメ
ータとして反映されている。

第４０図に具体的なテスト命令の例を示す、各命令の意
味は以下の通りである。

ＴＥＳＴＡＬＵＯＰＥ　　　：　　ＡＬＵの各種演算機
能をテストする第２連続実行命令。

ＴＥＳＴＡＡＤＤ　　　　ニオペランドアドレス計算部
をテストする第２連続実行 命令。

ＴＣＭＰ、Ｂ　Ｒ８，ｌ？ｏ　　：　ＣＪＩＰ、８　Ｒ
８，Ｉ？Ｏと同じマイクロプログラムルーチンを実 行する第１連続実行命令。

Ｓ３門ＵＬ、ｌＩ　Ｒ７，Ｒ１５：門ＬＩＬ、ＨＲ７，
１ン１５のマイクロプログラムルーチンのエンド リ番地から３番地先のマイ クロ命令を１つだけ実行す る第１ステツプ実行命令。

０ＵＴＰＵＴ　Ｒ３：レジスタ３の４バイトのデータを
ＡＡババス０とアドレス 出力回路５８とを通じてマイ クロプロセッサ外部へ出力 する第１ｉ！！続実行命令。

ＩＮＰＵＴ　　Ｒ５：データ演算部５６中の［）Ｄレジ
スタ２９の４バイトのデータ をレジスタ５へ転送する第 １連続実行命令。

テスト命令ではＲコード４３のＯＰＩを変更することが
できないため、上述のテスト命令の内、ＴＣＭＰ、Ｗあ
るいは３３Ｍ［ＩＬ、１１の命令を実行する前に、ＯＰ
Ｉが“００００”になるプロセッサ命令をプロセッサモ
ードで実行しておく必要がある。しかし、本発明のマイ
クロプロセッサではテスト命令の下位３２ビツトの各ビ
ットの設定を自由に行い得ることにより、テストモード
でマイクロプロセッサの各部分を診断する診断専用のマ
イクロプログラムルーチンもプロセッサ命令のマイクロ
プログラムルーチンもテスト命令で実行できる。

（７，２）　　ｒテスト結果の出力」 本発明のマイクロプロセッサがテストモードにおいてテ
スト結果を出力するタイミングをテスト命令の取込みタ
イミングと共に第６図のタイミングチャートに示す。

テストモードでは、アドレス出力回路５８はＡＡババス
０の内容で常時出力ビンＡＯ：３１を駆動しており、メ
モリサイクルは起動されない。テスト命令に従ってＡＡ
ババス０ヘテスト結果が出力されるとその値が出力ビン
ＡＯ：３１へ出力される。また、命令フェッチ部５Ｉが
テストされる場合はテスト結果をＤＯババス９とデータ
入出力回路５９とを介してマイクロプロセッサ外部へ出
力する。この際には出力ビン＾０：３１でテスト結果を
出力する場合と同じく、ＤＢＧＩＩＣＫＩビン１８のア
サート期間中、データ入出力回路５９はＤＤババス９の
内容で入出力ビン００：３１を駆動する。この場合もメ
モリサイクルは起動されない。

（７，３）　　ｒステップ実行命令の動作」本発明のマ
イクロプロセッサでは、ステップ実行命令を実行させる
と、マイクロ命令が１命令だけ実行され、次のテスト命
令を待機する状態となる。本発明のマイクロプロセッサ
ではステップ実行命令を実行する際は、マイクロ命令の
一部でありマイクロプログラムの実行シーケンスをＩＩ
Ｉ　？Ｈするシーケンスフィールドをマイクロシーケン
サへ転送する部分をハードウェア的にステップ実行命令
の実行状態とする。

第４８図は本発明のマイクロプロセッサのマイクロ命令
のフィールド分割を示す模式図である。

本発明のマイクロプロセッサのマイクロ命令は第４８図
に示すように１０種類のフィールドに分割される。各フ
ィールドはマイクロ命令デコーダによりデコードされ、
マイクロ命令で指定される全制御線と１対１に対応する
信号となる。マイクロプログラムの実行シーケンスを制
御するフィールドは６ビツトであり、ビットバタンによ
り第４９図に示すような制御を行う。

第５０図はステップ実行命令を実行させるための制御回
路の構成を示す回路図である。

図中、６１はマイクロｌｌ０Ｍ１２から出力されたマイ
クロ命令の６ビツトのシーケンスフィールド６６をラッ
チするシーケンスフィールド出力ラッチである。

６２はＩＲＬＯ：２ビン１６から取込まれたテスト命令
の上位３ビツトをラッチするｒｌ？Ｌ入カラフカランチ
。

６３はＩＲＬ人カラソチ６２の出力６５に従ってシーケ
ンスフィールド出力ラッチ６１の出力６７を次に実行す
べきマイクロ命令の番地を決定するマイクロシーケンサ
６４へそのまま信号線６８を介して出力するか、あるい
は強制的にｒｏｌｏｌｌｌＪにした上で信号線６８を介
して出力するかを制御するマイクロシーケンス変更回路
である。

ステップ実行命令では第３４図及び第３５図に示すよう
に、命令の上位２ビツトが「１１」であり、このときマ
イクロシーケンス変更回路はシーケンスフィールド出力
ラッチ６１の出力６７の値に拘わらすｒｏｌｏｌｌｌＪ
を信号線６８へ出力する。第４９図に示すようにｒｏｌ
ｏｌ、１１Ｊはマイクロプログラムルーチンの終了を示
すビットバタンであり、マイクロシーケンサ６４はマイ
クロプログラムが終了して次のテスト命令の入力待ち状
態となる。

シーケンスフィールド出力ラッチ６１の出力６７はデー
タ演算部５６へも供給されている。データ演算部５６は
この信号に従って作業用スタックポインタ値の正規スタ
ックポインタへの転送、あるいは作業用ステータスフラ
ッグの正規プログラムステータスレジスタへの転送等を
行う。このため、データ演算部５６へ供給されるシーケ
ンスフィールド出力ラッチ６１の出力信号は本来のマイ
クロ命令で指定されたビットバタンである出力６７とす
る。これによりデータ演算部５６はステップ実行命令を
実行する場合もその他の場合と同じ動作をする。

（７，４）　　ｒ自己診断機能」 本発明のマイクロプロセンサではテスト命令で起動する
診断用マイクロプログラムルーチン以外にも、マイクロ
プロセフＩ＋−かりセットされた場合に、各部を自己診
断するマイクロプログラムルーチンが内蔵されている。

本発明のマイクロプロセッサではマイクロｔｌＯＭ１２
．命令デコード部５２．オペランドアドレス計算部５４
．データ演算部５６の各部を自己診断する。第４１図に
本発明のマイクロプロセッサの自己診断用のマイクロプ
ログラム全体の処理手順のフローチャートを示す。

自己診断は本発明のマイクロプロセッサをテストモード
にして実行される０本発明のマイクロプロセッサでは自
己診断のために２つのカウンタと４つのリニアフィード
バックシフトレジスタとが内蔵されている。

カウンタは自己診断のためのデータ発生器として動作し
、リニアフィードバンクシフトレジスタは疑似乱数発生
器またはデータ圧縮器として動作する。リニア、フィー
ドバックシフトレジスタを疑似乱数発生器あるいはデー
タ圧縮器として使用する手法、リニアフィードバックシ
フトレジスタを使用してＬＳＩに自己診断機能を持たせ
る手法については国中、［テストの手を借りずにテスト
ができる論理ＬＳＩ　Ｊ　、日経エレクトロニクス、１
９８３年６月２０号、ｐｐ、　１２４−１３３で述べら
れている。

まず、プロセッサ各部の初期設定のためのリセットシー
ケンスのマイクロプログラムの最後でプロセッサモード
からテストモードに遷移し、マイクロＲＯＭ１２のテス
トシーケンスの先頭ヘジャンブする。これにより、マイ
クロＲＯＭ１２の自己診断が実行される。マイクロ番地
阿１２の自己１断の結果が０番の汎用レジスタのビット
３１に反映された後、命令デコード部５２を診断するた
めのテストシーケンスの先頭ヘジャンプする。

命令デコード部５２の自己診断が実行され、その結果が
０番の汎用レジスタのビット３０に反映された後、オペ
ランドアドレス計算部５４を診断するためのテストシー
ケンスの先頭ヘジャンプする。

オペランドアドレス計算部５４の自己診断が実行され、
その結果が０番の汎用レジスタのビット２９に反映され
た後、データ演算部５６を診断するためのテストシーケ
ンスの先頭ヘジャンブする。

データ演算部５６の自己診断が実行され、その結果が０
番の汎用レジスタのピント２８に反映された後、テスト
モードからプロセッサモードへ遷移する。

（７，４，１）　　ｒマイクロＲＯ１’ｌの自己診断」
本発明のマイクロプロセッサでは自己診断時に、マイク
ロプログラムカウンタ１１をゼロから順番にカウントア
ツプしてマイクロＲＯＭ１２中のマイクロ命令を順次的
に読出し、それをマイクロＲＯＭ１２の出力部にある第
１リニアフイードバツクシフトレジスタＬＰＳＲ２４で
データ圧縮する。データ圧縮結果が特定の値になったか
否かは１ビツトで示され、それをマイクロプログラムで
読取る。本発明のマイクロプロセッサのマイクロＩ？Ｏ
？１１２の自己診断用マイクロプログラムルーチンのフ
ローチャートを第４２図に示す。

まず、プロセッサ各部の初期設定のためのりセットシー
ケンスのマイクロプログラムのｍ＋＆でプロセッサモー
ドからテストモードに遷移し、マイクロＲＯＩ’ｌ１２
のテストシーケンスの先頭ヘジャンプする。そして、マ
イクロプログラムカウンタに“Ｏｎがセットされ、第１
リニアフィードバックシフトレジスタＬ　Ｐ　Ｓ　Ｒ２
４が初期化される。

次にマイクロプログラムカウンタが順次インクリメント
され、その時点のマイクロＲＯＭ１２の出力が第１リニ
アフイードバツクシフトレジスクＬＦＳＲ２４でデータ
圧縮されて蓄積される。

圧縮されたデータの最終結果が総て“θ′であるか否か
を示す１ビツトがチエツクされ、ＹＥＳであれば０番の
汎用レジスタのピント３１が０”にされ、Ｎｏであれば
０番の汎用レジスタのビット３１が１”にされる、この
後、命令デコード部５２のテストシーケンスへジャンプ
する。

また、マイクロｌ１０Ｍ１２の出力部の第１リニアフイ
ードバツクシフトレジスタＬＦＳＲ２４には１つのマイ
クロ番地（１１“９ＦＦ番地：■ゝは１６進数を表す）
が割当てられており、ｌｌ’９ＦＦ番地のマイクロ命令
をステップ実行命令で実行すると第１リニアフイードバ
ツクシフトレジスタＬＰＳＲ２４の内容がマイクロ命令
として実行される。

（７，４，２）　　ｒ命令デコード部の自己診断機能ｊ
本発明のマイクロプロセッサの命令デコード部５２は入
力部に１７ビソトのカウンタ２８を有し、Ｒコードラン
チ部１４とＡコードラッチ部１５とにデータ圧縮器とし
て第２．第３リニアフィードバックシフトレジスタＬＦ
ＳＲ２５，２６を有する。リセット時にはカウンタ２８
から１７ビントのピントパタンを「Ｂ”０００００００
００００００００００Ｊから「Ｂ”１１１１１１１１１
１１１１１１１１Ｊまですべての種類発生してそのビン
ドパクンをデコードし、デコード結果を上記の２つのデ
ータ圧縮器としての第２．第３リニアフイードバツクシ
フトレジスタＬＰＳＲ２５，２６へ入力する。データ圧
縮結果が特定の値になったか否かは各１ビツトで示され
、マイクロプログラムでそれを読取ることができる。本
発明のマイクロプロセッサの命令デコード部５２の自己
診断用マイクロプログラムルーチンのフローチャートを
第４３図に示す。

まず、第２．第３リニアフイードバツクシフトレジスタ
ＬＰＳＲ２５，２６が初期された後、命令デコード部５
２の入力部の１７ビントカウンタ２８が“０”に初期化
される。

カウンタ２８が順次インクリメントされ、その時点の命
令デコード部５２の出力を第２リニアフイードバツクシ
フトレジスタＬＰＳＲ２５と第３リニアフイードバツク
シフトレジスタＬＦＳＲ２６とでデータ圧縮して蓄積す
る。

圧縮されたデータの最終結果が双方共総て“０”である
か否かがチエツクされ、ＹＥＳであれば０番の汎用レジ
スタのビット３０が“０”にされ、ＮＯであれば０番の
汎用レジスタのビット３０が“１″にされる。この後、
オペランドアドレス計算部５４のテストシーケンスへジ
ャンプする。

（７，４，３）　　ｒデータ演算部とオペランドアドレ
ス計算部の自己診断機能」 データ演算部５６とオペランドアドレス計算部５４との
自己診断時にはマイクロプロセッサ外部からのデータ入
力とマイクロプロセッサ外部へデータ出力は行われない
、データ演算部５６とオペランドアドレス計算部５４と
の自己診断に使用するデータはデータ演算部にある疑似
乱数発生器兼データ圧縮器である第４リニアフイードバ
ツクシフトレジスタＬＦＳＲ２７または定数ＲＯＭある
いはマイクロ命令中のリテラルフィールドから得る。

自己診断結果は第４リニアフイードバツクシフトレジス
タＬＰＳＲ２７あるいはレジスタへ出力される。

自己診断の結果、マイクロプロセッサに不具合があるか
否かの判断はリセット後に汎用レジスタの内容をプロセ
ッサ命令で読出すことにより行う。

本発明のマイクロプロセッサのマイクロプログラムでは
第４リニアフイードバツクシフトレジスタＬＦＳＩ１２
７は１つのワーキングレジスタとして指定することが可
能であり、乱数発生器として第４リニアフイードバツク
シフトレジスタＬＰＳＲ２７の内容を読出すこと及びデ
ータ圧縮器として第４リニアフイードバツクシフトレジ
スタＬＦＳＲ２７へデータを書込むことをマイクロプロ
グラムで指定することが可能である。

鴇し／ （７゜５）「スキャンバス」 本発明のマイクロプロセッサでは、第１図に示す様に、
マイクロ命令阿１２の出力部とＲコードランチ部１４と
Ａコードラッチ部１５の３つのリニアフィードバックレ
ジスタＬＰＳＲ２４，２５，２６のシフトパスとが結合
されていて１つのスキャンバスとして構成されている。

スキャンバス命令により、これらのリニアフィードバッ
クシフトレジスタしＦＳｔ１２４□２５　、２６に任意
の値を設定すること及びこれらのリニアフィードバック
シフトレジスタＬＦＳｔ？２４，２５．２６の値を涜出
すことが可能である。本発明のマイクロプロセッサでは
このスキャンバス命令でＯＰＩフィールドを含む全Ｒコ
ードフィールドの書換えを行う。また、スキャンバス命
令では、Ｒコード４３及びＡコード４２に必要な値をセ
ットすることにより故障原因の解明を行い、故障する可
能性が高い部分と低い部分との特定等を行う。

本発明のマイクロプロセッサは上述のスキャンバスを用
いて外部から任意のマイクロ命令を第１リニアフィード
バックシフトレジスタＬＰＳＲ２４にセットし、それを
実行することができる。

ここで、スキャンパスにより外部から入力したマイクロ
命令を実行する手；頃を説明する。第５２図は第１リニ
アフイードバツクシフトレジスタＬＰＳＲ２４を含むマ
イクロＲＯＭ１２の構成を示すブロック図である。

マイクロプログラムカウンタ１１から入力されたアドレ
ス７０はアドレスデコーダ７１でデコードされ、ＲＯＭ
アレイ７２に記憶されているマイクロ命令がＲＯ？’１
アレイ７２の出力信号７６として第１リニアフイードバ
ツクシフトレジスタＬＰＳＲ２４へ入力され、信号７５
が１１”になるタイミングで第１リニアフイードバツク
シフトレジスタＬＰＳＲ２４の内容が書換わり、マイク
ロ１１０Ｍ１２の出力信号としてマイクロ命令実行制御
部１３へ出力される。

アドレスデコーダ７１はアドレス７０が１６進数で９Ｆ
Ｆである場合に第１　ＬＰＳＲ内容書換え禁止信号７１
を“１″にし、その他のアドレスである場合は同信号７
１を“０′にする。従って第１リニアフイードバツクシ
フトレジスタＬＰＳＲ２４の入力指示信号７４により出
力信号７６の取込みが指示されてもアドレス７０が１６
進数で９ＦＦであれば信号７５はＯ“を維持し、第１リ
ニアフイードバツクシフトレジスタＬＦＳＩ？２４の内
容は書変えられない。

従って、スキャンバス命令により実行したいマイクロ命
令を第１リニアフイードバツクシフトレジスタＬＰＳＲ
２４にセントし、次にマイクロｌ？ＯＭ番地が１６進数
で９ＦＦのマイクロ命令を実行させるためのテスト命令
を実行すると、第１リニアフイードバツクシフトレジス
タＬＰＳＲ２４にスキャンインされたマイクロ命令が実
行される。

（７，６）　　ｒテストモードとプロセッサモードの切
換え」 本発明のマイクロプロセッサではテストモードとプロセ
ッサモードの切換えをマイクロプロセッサをリセットす
ることなしに行い得るように構成しである このため、本発明のマイクロプロセッサをＬＳＩテスタ
でテストする場合はテスト命令とプロセッサ命令を組合
わせて使用する。テストモードとプロセッサモードとの
切換えの状態を概念図として第５１回に示す。

プロセッサモードからテストモードへの遷移はテスト割
込みにより可能であり、テストモードからプロセッサモ
ードへの遷移は専用のテスト命令（ＥＯＴ命令）の実行
により可能である（７．６．１）　　ｒテストモードへ
の遷移」プロセッサモードからテストモードへの遷移は
専用の割込みであるテスト割込みにより可能である。

テスト割込みはＹＥＳＴＩビンのアサートにより受付け
られる。なお、このテスト割込みはプロセッサ命令の切
れ目で受付けられるマスク不可能割込みである。

本発明のマイクロプロセッサでは、テスト割込みを受付
けた場合には、各種のレジスタやラッチの内容をテスト
割込みを受付けた直前に実行した命令の終了状態のまま
保持してプロセッサモードからテストモードに遷移し、
テスト命令入力待ち状態となる。

（７，６，２）　　ｒテストモードへの遷移」テストモ
ードからプロセッサモードへの遷移はは専用のテスト命
令（ＥＯＴ命令）の実行により可能である。

本発明のマイクロプロセサでは、テストモードでＰ、Ｏ
Ｔ命令を実行した場合には、各種のレジスタ及びラッチ
の内容がＥＯ↑命令を実行する前の値に保持されたまま
でテストモードからプロセッサモードに遷移し、特定の
作業用レジスタ　（ｌｌｉＢレジスタ）の内容をＰＣ値
としてそのＰＣ値からプロセッサ命令の実行が開始され
る。ｌ！Ｂレジスタはマイクロプログラムから操作可能
なレジスタであり、ＥＯＴ命令の実行直前にＥＢレジス
タの値をテスト命令でセットすることにより、プロセッ
サモードに遷移した後、任意のＰＣ値からプロセッサ命
令を実行することが可能である。

（７，７）　　ｒ各部のテスト動作」 ここで、本発明のマイクロプロセッサを診断するための
テスト動作の例を述べる。このテスト動作は例えばＬＳ
Ｉテスタを用いて容易に行うことができる。

（７，７，１，）　　ｒマイクロＲＯＭ部ＪマイクロＲ
ＯＭ部５５のテストはリセット時の自己診断によるマイ
クロＲＯＭ１２のテストと、プロセッサモードでの各命
令の実行及びテストモードでの各テスト命令の実行によ
り行われる。

（７，７，２）　　ｒ命令フェッチ部」命令フェッチ部
５１には命令キューとブランチバッファとがある。この
２つは専用のテストシーケンスによりテストモードとプ
ロセッサモードとを組合わせてテストする。命令フェッ
チ部５１のテスト動作のフローチャートを第４４図に示
す。

命令キュー及びブランチバッファは一種のＲＡＭであり
、第４４図のフローチャートに従ってテストシーケンス
を書込むデータ値を種々　（オール“１“。

オール“０”あるいはランダム数等）に変化させて実行
することによりテストする。

まず、テスト割込みによりプロセッサモードからテスト
モードへ遷移する。テスト命令により命令フェッチ部５
１を命令キュー出力停止状態とする。

次に、ロード命令により命令キューのテストのために命
令キューに書込む４ワードのデータの先頭番地ＡをＤＤ
レジスタ２９に書込む。テスト命令により番地ＡをＥＢ
レジスタへ転送する。次に、ＥＯＴ命令を実行し、命令
フェッチ部５１を命令キュー出力停止状態のままでプロ
セッサモードへ遷移させる。

プロセッサモードで命令フェッチ部５１は番地Ａから４
ワードのデータをフェッチする。これにより命令キュー
がフル状態になる。

再度テスト割込みによりテストモードへ遷移し、テスト
命令により命令キューの内容をＩ）Ｄバス１９とデータ
入出力回路５９とを通じてプロセッサ外部へ読出す、テ
スト命令により命令フェッチ部５１の命令キュー出力停
止状態を解除する。更に、テスト命令により命令フェッ
チ部５１を命令キュー常時空状態にする。

ロード命令によりブランチバッファのテストのためにブ
ランチバッファに書込まれるデータの先頭番地ＢをＤＤ
レジスタ２９に書込む、テスト命令により番地ＢをＥＢ
レジスタへ転送する。次に、Ｉ！ＯＴ命令を実行し、命
令フェッチ部５１を命令キュー常時空状態のままでプロ
セッサモードに遷移させる。

命令フェッチ部５１がＢ番地から２５６バイトのデータ
をフェッチし、ブランチバッファの全エントリにテスト
データを書込む。

再度テスト割込みによりテストモードへ遷移し、テスト
命令によりブランチバッファの内容をＤＯババス９とデ
ータ入出力回路５９とを通じてプロセッサ外部へ読出す
。テスト命令により命令フェッチ部５１の命令キュー常
時空状態を解除する。更に、ＥＯＴ命令によりプロセッ
サへ遷移する。

（７，７，３）　　ｒ命令デコード部」命令デコード部
５２のテストはリセット時の自己診断による全ビットバ
タンに対するデコードとプロセッサモードでの各種プロ
セッサ命令の実行とにより実行される。

命令デコード部５２に故障がある場合の故障場所の特定
あるいはより完全なテストを行う場合には、Ｒコードラ
・ノチ部１４とＡコードラッチ部Ｉ５とにある第２及び
第３リニアフイードバツクシフトレジスタＬＰＳＲ２５
，２６の値をスキャンバス命令で読出す。

（７，７，４）　　ｒオペランドアドレス計算部」オペ
ランドアドレス計算部５４はリセット時の自己診断によ
る簡易テストの他、テストモード及びプロセッサモード
での詳細テストも行える。

テストモードではスキャンバス命令を用いてＡコードラ
ッチ部１５の第３リニアフイードバツクシフトレジスタ
ＬＦＳＲ２６に種々のＡコード４２の値をセントするこ
とにより、非常に詳細なテストや故障の特定が行える。

テストモードとプロセッサモードとを組合わせて行われ
るオペランドアドレス計算部５４のテスト動作の一例の
フローチャートを第４５図に示す。

Ａコード４２でメモリ間接アドレッシングを指定するこ
とによりオペランドアドレス計算部５４のテスト結果を
ＡＡババス０．アドレス出力回！５Ｂを介して外部へ読
出すことができる。第４５図の動作を種々のデータにつ
いて行うことによりオペランドアドレス計算部５４の詳
細なテストが行える。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテスト用データをロードした後、テスト割
込みによりテストモードに遷移する。

データ演算部５６の汎用レジスタからオペランドアドレ
ス計３Ｅ部５４のベースアドレスレジスタにベースアド
レス値をロードするための制御コードを含むＡコード４
２を、スキャンパスにより第３リニアフイードバツクシ
フトレジスタＬＦＳＲ２６にセットする。

Ａコードに従ってオペランドアドレス計算部５４を動作
させるテスト命令を実行する。

次に、データ演算部５６の汎用レジスタからオペランド
アドレス計算部５４のインデックスアドレスレジスタに
インデックスアドレス値をロードし、ベースアドレス値
とインデックスアドレス値とディスプレースメント値と
を３値加算し、その加算結果によりメモリ間接アドレッ
シングをする制御コードとディスプレースメント値を含
むＡコード４２とをスキャンパス命令により第３リニア
フイードバツクシフトレジスタＬＦＳＲ２６にセットす
る。

Ａコード４２に従ってオペランドアドレス計算部５４を
動作させるテスト命令を実行し、３値加算結果を録バス
２０．　アドレス出力回路５８を通じて外部へ出力する
。この後、ＥＯＴ命令を実行してプロセッサモードへ遷
移する。

（７，７，５）　　ｒデータ演算部」 データ演算部５６はリセット時の自己診断による簡易テ
ストの他、テストモード及びプロセッサモードでの詳細
テストも行える。

テストモードではスキャンパス命令を用いてＲコードラ
ッチ部１４の第２リニアフイードバツクシフトレジスタ
ＬＦＳＩ？２５に種々のＲコード４３の値をセントする
ことにより、非常に詳細なテスト及び故障の特定が行わ
れる。データ演算部５６の故障原因を特定する場合には
外部からスキャンパス命令で任意のマイクロ命令を第１
リニアフイードバツクシフトレジスタＬＰＳＲ２４にセ
ントしてこの命令を実行させることにより、マイクロＲ
ＯＭ１２には存在しない種々のマイクロ命令を実行させ
てより自由度の高いテストを実行する。第１リニアフイ
ードバツクシフトレジスタＬＰＳＲ２４にセットしたマ
イクロ命令を用いたデータ演算部５６の故障原因特定動
作の一例のフローチャートを第４６図に示す。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテストプログラムをロードする０次に、テ
スト割込みによりテストモードに遷移する。

スーｔ−ヤンハス命令により第１リニアフイードバツク
シフトレジスタＬＦＳＲ２４に故障診断用マイクロ命令
間をセントする。■“９ＦＦ（Ｈ’は１６進数を表す）
番地のマイクロ命令を実行するステップ実行命令により
マイクロ命令Ｍｌを実行する。

スキャンパス命令により第１リニアフイードバツクシフ
トレジスタＬＰＳＲ２４に故障診断用マイクロ命令間を
セントする。Ｈ’９ＦＦ番地のマイクロ命令を実行する
ステップ実行命令によりマイクロ命令間を実行する。こ
の結果は汎用レジスタに保持される。

テスト命令により、汎用レジスタに保持されているマイ
クロ命令Ｍ２の実行結果をプロセッサ外部へ読出す、こ
の後、ＥＯＴ命令を実行してプロセッサモードへ遷移す
る。

次に、ステップ実行命令を使用してマイクロプログラム
ルーチンをステップ実行し、データ演算部の故障原因を
特定する動作の一例のフローチャートを第４７図に示す
。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテストデータをロードする。

次に、テスト割込みによりテストモードに遷移させ、乗
算を実行するためのマイクロプログラムルーチンの第１
のステップをステップ実行命令により実行する。テスト
命令により＾ＬＵ出力ラノうの中間結果を外部へ読出す
。

次に、乗算を実行するためのマイクロプログラムルーチ
ンの第２のステップをステップ実行命令により実行する
。テスト命令によりＡＬＵ出力ラソうの中間結果を外部
へ読出す。

上述の処理を反復する。

乗算を実行するためのマイクロプログラムルーチンの最
終ステップをステップ実行命令により実行する。

テスト命令により乗算結果を外部へ続出す。この後、Ｅ
ＯＴ命令を実行してプロセッサモードへ遷移する。

この例では乗算を行うマイクロプログラムルーチンを１
ステツプずつ実行して中間結果を順次マイクロプロセッ
サ外部へ読出している０乗算を行うマイクロプログラム
ルーチンが正しく動作しない故障が生じている場合、こ
のテスト方法によりＡＬＵでの途中の演算に故障がある
のか、マイクロプログラムルーチンの最終ステップを実
行する際に演算結果を転送する回路に故障があるのか等
、（Ｂ）「本発明の他の実施例」 上述の実施例では、ステップ実行命令はテストモードに
おいてのみ実行可能であるが、たとえば第３８図に示さ
れているＲコード４３のマイクロプログラムルーチンの
エントリ番地指定フィールドを１２ビツトにして、プロ
セッサ命令にステップ実行命令と同様にマイクロ命令を
１ステツプのみ実行する命令を追加することも可能であ
る。

また、マイクロプロセッサ内部にステップ実行モードを
示すビットを記憶するレジスタを設け、このビットがセ
ットされている場合にはマイクロプログラムがステップ
実行されるように構成することも可能である。

更に、上述の実施例ではテスト命令により容易にテスト
可能な機能ブロックをマイクロプロセッサを構成する一
部の機能ブロックに限っているが、ＰＣＣ演算部５専 命令をサポートすることも勿論可能である．また、テス
ト命令の種類及びフォーマントを種々追加することも勿
論可能である。

［発明の効果］ 以上のように本発明のマイクロプロセッサでは、パイプ
ライン処理により高速処理を行う通常のプロセッサ命令
の他にマイクロプロセッサを診断するテスト命令を有し
ている．そして、テストモードで種々のテスト命令を実
行することを可能に構成しているため、マイクロプロセ
ッサのテストプログラム設計が容易になり、従来のマイ
クロプロセッサに比してテストプログラム設計人工が大
幅に削減される。

また、テストモードとプロセッサモードとをリセットな
しに遷移する機能、あるいはテスト命令でプロセッサ命
令のマイクロプログラムルーチンが実行可能であること
はテストプログラムの設計を大幅に容易化する．テスト
プログラムの設計が容易になる結果、テスト時間を短縮
したテストプログラムの開発，より精細な診断が可能な
テストプログラムの設計が可能になり、マイクロプロセ
ッサの製造コストの削減及びより信頼性の高いマイクロ
プロセッサの提供が可能となる。

特に、ステップ実行命令を使用した場合には、マイクロ
プログラムルーチンを１ステツプずつ実行することが可
能になり、マイクロプログラムルーチンの各マイクロ命
令実行の中間結果をマイクロプロセッサ外部へ出力する
ことが可能になる。

これにより、マイクロプロセッサがＬＳＩのマスクバタ
ン設計のマージン不足に起因して故障を発生する可能性
が高い部分を含むために歩留りが低いような場合に、故
障発生の場所の特定が容易に可能となる。

【図面の簡単な説明】

第１図は本発明のマイクロプロセッサのテストモードで
の動作状態の概念を示すブロック図、第２図は本発明の
マイクロプロセッサの一構成例を示すブロック図、 第３図は本発明のマイクロプロセッサの外部ビンを示す
模式図、 第４図は本発明のマイクロプロセッサのパイプライン処
理の概要を示す模式図、 第５図は本発明のマイクロプロセッサの基本メモリアク
セスサイクルのタイミングチャート、第６図は本発明の
マイクロプロセッサのテスト命令の取込みとテスト結果
の出力状態を示すタイミングチャート、 第７図は従来のマイクロプロセッサの一構成例を示すブ
ロック図、 第８図は本発明のマイクロプロセッサのメモリ上での命
令の並び方を示す模式図、 第９図から第１７図は本発明のマイクロプロセッサのプ
ロセッサ命令のフォーマットを示す模式図、第１８図か
ら第３１図は本発明のマイクロプロセッサのプロセンサ
命令のアドレッシングモードを説明するための模式図、 第３２図から第３７図は本発明のマイクロプロセッサの
テスト命令のフォーマットを示す模式図、第３８図は本
発明のマイクロプロセッサのプロセッサ命令のデコード
結果であるＲコードのフォーマットを示す模式図、 第３９図は本発明のマイクロプロセッサのプロセンサ命
令のデコード結果であるＲコードの例を示す模式図、 第４０図は本発明のマイクロプロセッサのプロセッサ命
令のテスト命令の例を示す模式図、第４１図は本発明の
マイクロプロセッサの自己診断用のマイクロプログラム
ルーチンのフローチャート、 第４２図は本発明のマイクロプロセッサのマイクロＲＯ
Ｍの自己診断用のマイクロプログラムルーチンのフロー
チャート、 第４３図は本発明のマイクロプロセッサの命令デコード
部の自己診断用のマイクロプログラムルーチンのフロー
チャート、 第４４図は本発明のマイクロプロセッサの命令フェッチ
部のテストシーケンスの一例を示すフローチャート、 第４５図は本発明のマイクロプロセッサのアドレス計算
部のテストシーケンスの一例を示すフローチャート、 第４６図はスキャンパス命令を用いた本発明のマイクロ
プロセッサのデータ演算部の故障原因特定動作の一例を
示すフローチャート、 第４７図はステップ実行命令を用いた本発明のマイクロ
プロセッサのデータ演算部の故障原因特定動作の一例を
示すフローチャート、 第４８図はマイクロ命令フィールドを示す模式図、第４
９図はマイクロ命令のシーケンスフィールドを示す模式
図、 第５０図はステップ実行命令のための制御回路の構成を
示すブロック図、 第５１図はプロセッサモードとテストモードの遷移状態
の概念を示す模式図、 第５２図はマイクロ命令阿の一構成例を示すブロック図
である。 １０・・・マイクロシーケンス制御部　　１２・・・マ
イクロＲＯＭ　　１３・・・マイクロ命令実行制御部　
　５１・・・命令フェッチ部　　２７・・・第４リニア
フイードバンクシフトレジスタ　　２９・・・ＤＯレジ
スタ　　５２・・・命令デコード部　　５６・・・デー
タ演算部　　６３・・・マイクロシーケンス変更回路 なお、各図中同一符号は同−又は相当部分を示す。 吊 図 ＢＹＴＥ： ０ ８＋２−１ ＢＹＴＥ： Ｎ＋ｌｊ Ｎ＋２＋Ｍ−１ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： Ｎ＋２ Ｎ中２＋１ Ｎ＋２＋２ Ｎ＋２＋閘＋２−１ ０ 図 ＢＹＴＥ： ＢＹＴＥ： 悶÷４−１ １ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： Ｎ＋２ Ｎ＋２＋１ Ｎ＋２＋２　−−−−−−　　Ｎ＋２十Ｎ÷２−１６ 図 ＢＹＴＥ： ７ 図 ８ 図 ９ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： Ｎ中２ Ｎ＋２十閘− ２ 図 ＢＹＴＥ： Ｎ＋２− ３ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： Ｎ＋２ Ｎ＋２＋１ Ｎ＋２＋２ Ｎ＋２＋Ｍ＋２−１ ４ 図 ＢＹＴＥ： ＢＹＴＥ： Ｎ＋４−１ ５ ■ ０ 図 １ 図 ２ 図 ２３ 図 （Ｓｈ） （Ｅａ） 口■コ 匠■コ ４ 図 （ｓｈ） （Ｅａ） 団刀 匠■ヨ ５ 図 ６ 図 １ 図 ７ 図 ２日 図 ９ □□□ ０ 図 ＲＬ ０１２０００１ ５０６ ０１１ ｌ５１６　　１９２０ ２ 図 ＲＬ ０１２　Ｇ。 ９２０ ３ 図 ［ＲＬ ｆＪ　ｌ　　２０００１ ５０６ ｌ０１１ ｌ５１６　　１９２０ ４ 図 ＲＬ ０１２　Ｇ。 ９２０ ５ 図 １ １ １ ＲＬ ０１　２００ Ｍ ＲＬ ０　１　２０００ ５６ Ｗ ２０ １ ６ 図 ９２０ ７ 図 ０１１ ５１６ ０２１ ３２５ ３ ３日 図 １ 図 弔 ４２ 図 第 ３ 図 柔 ４５ 図 第 ６ 図 第 ４７ 図 弔 ９ 図 第 ４日 図 弔 １ 図 、） 手続補正書、□発、 平成２年６，１８　　日 ２、発明の名称 マイクロプロセッサ ３、補正をする者 事件との関係　特許出願人 代表者　志 岐 守 哉 ４、代 理 人 ５、補正の対象 明細書の「特許請求の範囲」及び「発明の詳細な説明」
の欄、並びに図面 ６、補正の内容 ６−１明細書の「特許請求の範囲」の欄別紙の通り ６−２明細書の「発明の詳細な説明」の欄（１１１１Ａ
ＭＩ書の第６頁１５行目に「動作同様にｊとあるのを、
「動作により」と訂正する。 （２）　　明細書の第１２頁４行目に「パイプライン動
作を高速実行することを目的」とあるのを、「パイプラ
イン動作による高速実行を目的」と訂正する。 （３）　　明細書の第１３頁１６行口に「場合に、ＬＳ
Ｉテスタでテストする場合に」とあるのを、「場合と、
ＬＳＩテスタでテストする場合とに」と訂正する。 （４）明細書の第１４頁１２行口に「命令」とあるのを
、「マイクロ命令」と訂正する。 （５）明細書の第１５頁７行目に「高機能で実行させる
」とあるのを、「高速実行させる」と訂正する。 （６）明細書の第１５頁１８行口に「高速で」とあるの
を、「高速に」と訂正する。 （７）　　明細書の第１５頁１９行口に「高速で」とあ
るのを、「高速に」と訂正する。 〔８）明細書の第１７頁６行目に「利用で可能な船形」
とあるのを、「利用可能な一船形Ｊと訂正する。 （９）明細書の第２５頁３行目に「起動する。」とある
のを、「起動される。」と訂正する。 Ｏｌ　　明細書の第２９頁２行目にｒＢ、ＨＪとあるの
を、「８ピント、１６ビツト」と訂正する。 （１１）明細書の第２９頁１７行口にｒＢ、ＨＪとある
のを、「８ビツト、１６ビフト」と訂正する。 （１２）明細書の第４３頁５行目に「マイクロＲＯＭ部
」とあるのを、「マイクロＲＯＭ部５５」と訂正する。 （１３）明細書の第４３頁９行目に「マイクロＲＯＭ部
」とあるのを、［マイクロＲＯＭ部５５」と訂正す（１
４）明細書の第４３頁１２行口に「マイクロＲＯＭ部」
とあるのを、「７４２０１２０Ｍ部５５」と訂正する。 （１５）明細書の第４９頁４行目から５行目に「アドレ
ス出力回路」とあるのを、「アドレス出力回路５８」と
訂正する。 （１６）明細書の第５５頁１３行口に「出力単位はは」
とあるのを、「出力単位は」と訂正する。 （１７）明細書の第５６頁１３行口に「３２ビツトアド
レス」とあるのを、「３２ビツトのアドレス」と訂正す
る。 （１８）明細書の第６２頁４行目に「揃うえば」とある
のを、「揃えば」と訂正する。 （１９）明細書の第６７頁１行目から２行目に「データ
演算部５８」とあるのを、「データ／ｉｉｉ算部５６」
と訂正する。 （２０）明細書の第６７頁１９行口に「オペランドアド
レス計算部」とあるのを、「オペランドアドレス計算部
５４」と訂正する。 （２１）明細書の第７７頁１５行口に「マイクロシーケ
ンス変更回路」とあるのを、「マイクロシーケンス変更
回１６３Ｊと訂正する。 （２２）明細書の第７９頁１６行口に「テストの手を借
りずに」とあるのを、「テスタの手を借りずに」と訂正
する。 （２３）明細書の第８０頁２０行口に「自己診断」とあ
るのを、「自己診断機能」と訂正する。 （２４）明細書の第８１頁１６行口に「マイクロプログ
ラムカウンタ」とあるのを、「マイクロプログラムカウ
ンタ１１」と訂正する。 （２５）明細書の第８１貞１９行百に「マイクロプログ
ラムカウンタ」とあるのを、「マイクロプログラムカウ
ンタＩＩＪと訂正する。 （２６）明細書の第８３頁１４行口に「初期された」と
あるのを、「初期化された」と訂正する。 （２７）明細書の第８４頁１２行口に「外部へデータＪ
とあるのを、「外部へのデータ」と訂正する。 （２８）明細書の第８６頁５行目に「シフトバスＪとあ
るのを、「各シフトバス」と訂正する。 （２９）明細書の第８７頁１８行目に「禁止信号７１」
とあるのを、「禁止信号７３」と訂正する。 （３０）明細書の第８７頁１９行目に「同体号７１」と
あるのを、「同体号７３」と訂正する。 （３１）　明細書の第９７頁５行目に「テストプログラ
ム」とあるのを、「テスト用データ」と訂正する。 ６−３図面 ｆｌ）　　第１図を別紙の通り訂正する。 （２）第７図を別紙の通り訂正する。 （３）第８図を別紙の通り訂正する。 （４）　　第９図を別紙の通り訂正する。 （５）第１０図を別紙の通り訂正する。 （６）　　第１１図を別紙の通り訂正する。 （７）第３２図を別紙の通り訂正する。 ＋８１　　第３３図を別紙の通り訂正する。 （９）　　第３４図を別紙の通り訂正する。 α［有］　第３５図を別紙の通り訂正する。 （１１）第３６図を別紙の通り訂正する。 （１２）第３７図を別紙の通り訂正する。 （１３）第３８図を別紙の通り訂正する。 （１４）第４４図を別紙の通り訂正する。 （１５）第５０図を別紙の通り訂正する。 ７、添付書類の目録 ＋１１　　補正後の特許請求の範囲の全文を記載した書
面　　　　　　　　　　　　　　　１通（２）　　訂正
図面　　　　　　　　　　　　　１通補正後の特許請求
の範囲の全文を記載した書面２、特許請求の範囲 （１）　　第１の命令を実行するための複数のステップ
にて構成され、第１のマイクロ命令とマイクロプログラ
ムの終了ステップである第２のマイクロ命令とを含む複
数のマイクロ命令で記述されたマイクロプログラムルー
チンを記憶するマイクロｌｌ０Ｍ部と、 第１のレジスタと第２のレジスタと演算器とを有し、前
記第１のマイクロ命令に従って前記第１のレジスタに記
憶されているデータをオペランドとして前記演算器によ
り演算を実行するデータ演算部と、 ＭＲ第１の命令の実行に際しては前記マイクロプログラ
ムルーチン全体を実行の対象とし、第２の命令の実行に
際しては前記第１のマイクロ命令をステップ実行してそ
の中間結果を前記第２のレジスタに格納する手段とを備
えたことを特徴とするマイクロプロセッサ。 （２）　　マイクロプログラムの実行シーケンスに関す
る情報を記憶するシーケンスフィールドを有するマイク
ロ命令を複数記憶するマイクロＲＯＭ　と、 マイクロ命令の実行に際して、シーケンスフィールドが
第１の値である場合はマイクロプログラムルーチンを終
了させ、シーケンスフィールドが第２の値である場合は
マイクロプログラムルーチンを継続実行させるマイクロ
プログラム実行シーケンス制御部と、第１の命令の実行
に際して、前記マイクロ１１０７１から出力されたマイ
クロ命令のシーケンスフィールドの値をそのまま前記マ
イクロプログラム実行シーケンス制御部へ転送し、第２
の命令の実行に際して、前記マイクロＲＯＭから出力さ
れたマイクロ命令のシーケンスフィールドの値に拘わら
ず前記第１の値を前記マイクロプログラム実行シーケン
スＩ１１部へ転送する制御回路と を備えたことを特徴とするマイクロブロセフサ。 Ｎ Ｎ＋１ Ｎ＋２ Ｎ＋３ （アドレス） →→命令をスむ方向→→ 図 ＢＹＴＥ： Ｎ＋２−１ ＢＹＴＥ： ＢＹＴＥ： Ｎ＋２−１ １ 図 ＩＲＬ ０　１　２０００１ ５０６ ０１１ ｌ５１６　　１９２０ ２ 図 ＩＲＬ ０　１　２００ ９２０ ３ 図 Ｌ ０１　２０００１ ５０６ ０１１ １５＋６　　１９２０ ４ 図 ＩＲＬ ０１２００ ９２０ ５ 図 Ｉ １ １ １ ＩＲＬ ０１２００ １ｇ２０ １ ６ 図 ＩＲＬ ０　１　２０００１ ９２０ １ ７ 図 ４５ １０ ４１５ ９２０ ２２４ １ ８ 図

Claims (2)

【特許請求の範囲】
1. （１）第１の命令を実行するための複数のステップにて
   構成され、第１のマイクロ命令とマイクロプログラムの
   終了ステップである第２のマイクロ命令とを含む複数の
   マイクロ命令で記述されたマイクロプログラムルーチン
   を記憶するマイクロＲＯＭ部と、 第１のレジスタと第２のレジスタと演算器とを有し、前
   記第１のマイクロ命令に従って前記第１のレジスタに記
   憶されているデータをオペランドとして前記演算器によ
   り演算を実行するデータ演算部と、 第１の命令の実行に際しては前記マイクロプログラムル
   ーチン全体を実行の対象とし、第２の命令の実行に際し
   ては前記第１のマイクロ命令をステップ実行してその中
   間結果を前記第２のレジスタに格納する手段と を備えたことを特徴とするマイクロプロセッサ。
2. （２）マイクロプログラムの実行シーケンスに関する情
   報を記憶するシーケンスフィールドを有するマイクロ命
   令を複数記憶するマイクロＲＯＭと、 マイクロ命令の実行に際して、シーケンスフィールドが
   第１の値である場合はマイクロプログラムルーチンを終
   了させ、シーケンスフィールドが第２の値である場合は
   マイクロプログラムルーチンを継続実行させるマイクロ
   プログラム実行シーケンス制御部と、 第１の命令の実行に際して、前記マイクロＲＯＭから出
   力されたマイクロ命令のシーケンスフィールドの値をそ
   のまま前記マイクロプログラム実行シーケンス制御部へ
   転送し、第２の命令の実行に際して、前記マイクロＲＯ
   Ｍから出力されたマイクロ命令のシーケンスフィールド
   の値に拘わらず前記第１の値を前記マイクロプログラム
   実行シーケンス制御部へ転送する制御回路と を備えたことを特徴とするマイクロプロセッサ。