JPH035833A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプロセッサに関し、更に詳述すれば、
通常のモードにおいてはパイプライン動作により命令を
高速処理し、テスト時には専用のモードでテスト専用の
命令を実行して内部の各機能ブロックを診断する機能を
備えることにより、テスト・を容易化したマイクロプロ
セッサに関する。

［従来の技術］ 従来のマイクロプロセッサは単一の命令体系を有し、そ
の命令体系を高速で実行するためにマイクロプロセッサ
内部を種々の機能ブロックに分割し、それらの各ブロッ
クをパイプライン処理の原理に基づいて並列動作させる
ような構成が一触的である。

第７図は従来のマイクロプロセッサの全体構成の一例を
示すブロック図である。

第７図において、１０１は命令フェッチ部であり、アド
レス出力回路１０８を通じてアドレスをマイクロプロセ
ッサ外部のメモリへ送出し、データ人出力回路１０９を
通じて命令をフェッチする。

１０２は命令デコード部であり、命令フェッチ部１０１
から命令を受取ってデコードし、その命令の実行に必要
な情報を出力する。

１０３は命令実行制御部であり、命令デコード部１０２
から出力されたマイクロプログラムエントリアドレス、
あるいはマイクロＲＯＭ１０７に格納されている命令を
実行するために汎用レジスタ番号１オペランド、データ
サイズ等の情報に基づいて生成されたマイクロプログラ
ムエントリアドレスをマイクロプログラムカウンタ１０
６へ出力する。マイクロプログラムカウンタ１０６によ
って次々に示されるアドレスによりマイクロｌ？０Ｍ１
０７から出力されたマイクロ命令と命令デコード部１０
２から出力された他の情報とにより、命令実行制御部１
０４は命令実行部１０５を制御して命令を実行させる。

１０４はオペランドアクセス部であり、命令実行に際し
て必要になるオペランドがメモリにある場合は、そのア
ドレスをアドレス出力回路１０８を通してマイクロプロ
セッサ外部のメモリへ出力することにより、必要なオペ
ランドをデータ入出力回路１０９を通じてフェッチする
。またオペランドをメモリに格納する必要がある場合は
、オペランドアクセス部１０４はそのアドレスをアドレ
ス出力回路１０８を通じてマイクロプロセッサ外部のメ
モリへ出力すると共に、必要なオペランドをデータ入出
力回路１０９を通じて出力することにより、メモリに格
納する。

命令フエ’７チ部１０１．命令デコード部１０２．命令
実行部１０５等の機能ブロックは相互に関連して並列動
作することにより、複数の命令をパイプライン処理の原
理に従い同時に処理する。パイプライン処理により複数
の命令を同時に処理し、高性能化を行ったマイクロプロ
セッサとしては、たとえば１１、ｓ、Ｐ、１ｌｈ４４０
２０４２”ＭＴＣｌ？０ＰＲＯＣＥＳＳＯＲＳＹＳ’／
ＴＥ？Ｉ　ＷＩＴＩＩＩＮＳＴＲＵＣＴＩＯＮ　ＰＲＥ
−ＦＥＴＣＩげに開示されている。

また、高性能化を目的とした上述のようなパイプライン
処理のための命令体系とは別に、既存のソフトウェアを
利用するための命令体系も実行可能なマイクロプロセッ
サも知られている。そのようなマイクロプロセッサの一
例としては、佐藤他「仮想記憶管理機構と浮動小数点演
算機能を内蔵した３２ビットマイクロブロセフサＶ６０
Ｊ、日経エレクトロニクス、１９８６年３月２４日号、
ｎｏ、３９１、ｐｐ、　１９９−２６４．が知られてい
る。

従来のマイクロプロセッサでは、その各機能ブロックの
テストに際し、上述のようなパイプライン動作の高性能
な実行を目的とする命令体系または既存のソフトウェア
を利用するための命令体系を用いてマイクロプロセッサ
の動作を診断する。

これらの命令体系では、マイクロプロセッサ内部の複数
の機能ブロックがパイプライン動作同様に並列に動作す
る。命令を実行する際は、各機能ブロックが相互に関連
して並列に動作するため、動作バタンの数が膨大となり
テストすべき項目の数も比例して増加する。しかも、マ
イクロプロセッサは単一のＬＳＩチップ上に実現されて
いるため、外部ビン以外の電気的接続点の電位あるいは
電流を観測することは非常に困難であり、テストコスト
の観点から外部ビンの情報のみにてマイクロプロセンサ
をテストすることが望ましい。

また、マイクロプロセッサの各部を診断するには、プロ
セッサ内部の各種のラッチの内容を初期設定する命令を
事前に実行したり、診断対象とするｍ能ブロック以外の
機能ブロックが診断に悪影響を及ぼさないないような命
令の組合せでテストプログラムを記述する必要がある。

このため、テストプログラムの設計が非常に難しくなる
と共に設計人工も多数必要とする。特に、試作等により
製作されたマイクロプロセッサが設計仕様通りに動作し
ない場合の原因究明は困難を極める。

このような問題を解決するためのマイクロプロセッサ等
のＬＳＩのテストの容易化の一方法として、しＳｌ内部
のラッチをシフトバスで結び、且つラッチの内容をシリ
アルに入出力するスキャンバスを用いたテスト方法が提
案された。この提案はたとえば、国中「テスト容易な回
路構造によりＬＳＩの故障検出率を大幅に改善」、日経
エレクトロニクス、１９７９年４月１８日号、ｐｐ、５
７−６８に紹介されている。

スキャンバスを用いたＬＳＩのテストは、ＬＳＩ中のラ
ンチの値が読書き可能である点では有意義であるが、Ｌ
ＳＩ設計段階で読書きしたいラッチをスキャンバスで結
合しておく必要があること、スキャンバスでの読書きは
ビットシリアルな人出力であるためテスト時間が増大す
ると共にテストプログラムも長大になり、テストプログ
ラムの設計が複雑になる等の問題がある。

テスト時にはマイクロプロセッサをテストモードにして
ＰＬ＾（Ｐｒｏｇｒａｍａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒ
ａｙ）あるいはＲＯＭ、更には内蔵メモリであるキヤツ
ジ１をテストしたり、テスト用のマイクロプログラムル
ーチンを用いてテストする手法も提案されている。この
ような手法は例えば、Ｊ、　Ｒ，Ｋｕｒｂａｎ　ａｎｄ
　Ｊ、　Ｂ。

５ａｌｉｃｋ＋”Ｔｅｓｔｉｎｇ　　Ａｐｐｒｏａｃｈ
ｅｓ　　Ｉｎ　　ｔｈｅ　　ＭＣ６８０２０”ＶＬＳＩ
　ＤＥＳＩＧＮ　Ｖｏｌ、Ｖ、　１ｌｈｌｌ、　ｐｐ、
２２−３０．ＮｏｖｅＩｌｂｅｒ１９８４、に開示され
ている。

この提案では、マイクロプロセッサをテストモードに遷
移させるには専用の命令を実行させる必要があるため、
ユーザがマイクロプロセッサを使用中にソフトウェアに
バグ等の原因で誤ってこの専用命令が入力されると制御
不能に陥る可能性がある。テストモードは通常はメーカ
ーサイドでＬＳｒテスタによりマイクロプロセッサをテ
ストする際に使用されるため、一般のユーザにはその内
容の詳細は公開されていない場合が多い、従って、応用
システムに組込まれているマイクロプロセッサがテスト
モードに遷移すると、ユーザにとっては暴走しているよ
うにみえる。

また、テスト用のマイクロプログラムルーチンを起動す
るには上述の特殊な命令を必ず実行する必要がある。こ
のため、テストプログラムの設計の自由度が制限され、
結果的にテストプログラムの設計人工の増大を招来する
という問題がある。

特にマイクロプログラムに故障が生じている場合の原因
究明に際しては、故障の状況に応じて適宜テストプログ
ラムを設計する必要があり、テストプログラム設計の容
易化が重要である。

［発明が解決しようとする課題］ 以上の如く、マイクロプロセッサのテストを容易化する
方法に関しては従来からいくつかの提案がなされている
が、いずれも部分的な解決策でしかない。マイクロプロ
セッサの設計の際の全人工の内でテストプログラムを設
計するために必要な人工はかなりの部分を占めている。

特に、マイクロプロセッサが高性能になればなる程、テ
ストプログラムの設計はますます多くの人工を必要とす
る。

マイクロプロセッサは論理設計、マイクロプログラムの
ミスによる設計バグの混入、マスクバタン設計のマージ
ン不足に起因する配線間のシジート等による製造歩留り
の低下等のため、量産可能な製品の設計が完了するまで
に何回かの試作を必要とする。この際、故障原因を早期
に究明することが非常に重要である。

マスクパタンのマージン不足場所を特定するにはなるべ
く多くの試作品を種々のテストプログラムによりテスト
して故障の発生確率が高い場所を特定する必要がある。

このためには多種類のテストプログラムを故障の種類に
応じて迅速に設計する必要がある。従って、テストプロ
グラムの設計が容易でない場合にはその設計の人工が真
人になる。

本発明のマイクロプロセッサはテストプログラムの設計
を容易化し、またその自由度を高くすることにより設計
に要する時間を短縮し、テストプログラムの設計に要す
る人工を削減することを目的とする。

［課題を解決するための手段］ 本発明のマイクロプロセッサは、命令フェッチ部、命令
デコード部、データ演算部等の複数の機能ブロックを相
互に関連して並列動作させ、パイプライン処理の原理に
従って命令を処理するプロセッサモードと、テスト時に
マイクロプロセッサ内部の機能ブロックを独立して動作
させることにより診断を容易化したテストモードとの２
つのモードを有する。また、プロセッサモードにおいて
パイプライン動作を高速実行することを目的とする第１
の命令体系であるプロセッサ命令群と、テストモードに
おいて診断動作を行うことを目的とする第２の命令体系
であるテスト命令群との２つの命令体系を有する。

テスト命令群にはマイクロプロセッサ内部の機能ブロッ
クをテストする診断用マイクロプログラムルーチンを実
行する命令及びマイクロＲＯＭの任意のアドレスのマイ
クロ命令を１命令のみ実行するステップ実行命令等の種
々の命令がある。

また、本発明のマイクロプロセッサはプロセッサモード
において命令を実行中に、テスト割込みによりマイクロ
プロセッサ内の各種レジスタの内容を保持したままの状
態でテストモードへ遷移し得るように構成されている。

更に、テストモードにおいて専用の命令を実行すること
により、マイクロプロセッサ内の各種レジスタの内容を
保持したままの状態でプログラムモードへ遷移し得るよ
うに構成されている。

［作用］ 本発明のマイクロプロセッサでは、プロセッサモードに
おいては、各種機能ブロックが相互に関連して並列に動
作し、プロセッサ命令がパイプライン処理の原理に従っ
て高速実行される。この際、本発明のマイクロプロセッ
サがメモリアクセスサイクルを起動して外部のメモリに
対してアドレスを出力することにより、対応アドレス位
置にあるプロセッサ命令、オペランドデータ等がフェッ
チされる。プロセッサモードは外部にメモリを接続して
本来のマイクロプロセッサとしての動作をさせた場合に
、ＬＳＩテスタでテストする場合に使用する。

テストモードにおいては、直接マイクロプログラムエン
トリ番地を指定するテスト命令が命令デコーダをバイパ
スして取込まれて実行される。また、テストモードでは
メモリアクセスサイクルが起動されることなく、テスト
命令取込みを指示する信号によりテスト命令が取込まれ
、テスト結果はアドレス出力回路等をメモリサイクルと
は関係なく駆動することにより得られる。

フ“ログラムモードからテストモードへの遷（多はテス
ト割込みにより行われる。逆のテストモードからプログ
ラムモードへの遷移は専用のテスト命令であるＥＯＴ命
令により行われる。テストプログラムはプロセッサ命令
とテスト命令との双方を使用して両モード間を行き来す
ることにより、マイ［発明の実施例］ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（１）「本発明のマイクロプロセッサの動作モード」本
発明のマイクロプロセッサは２つの動作モードを有する
。第１のモードはパイプライン動作を高機能で実行させ
ることを主な目的とするプロセッサモードであり、第２
のモードは本発明のマイクロプロセッサの内部状態を診
断することを主な目的とするテストモードである。

本発明のマイクロプロセッサはまた、２つの命令体系の
実行が可能である。即ち、プロセッサモードにおいて実
行される命令体系であるプロセッサ命令と、テストモー
ドにおいて実行される命令体系であるテスト命令とであ
る。

プロセッサモードにおいては、本発明のマイクロプロセ
ッサはパイプライン動作によりプロセッサ命令を高速で
実行する。本発明のマイクロプロセ・ツサを利用して種
々のソフトウェアを高速で実行する場合はこのモードを
使用する。プロセッサモードではプロセッサ命令のみが
実行可能でありテスト命令の実行は不可能である。

テストモードでは、ノンパイプライン動作によりテスト
命令が逐次実行される。テストモードはプロセッサモー
ドよりもマイクロプロセッサの診断が容易なモードであ
る。テストモードは主にしＳｌテスタでマイクロプロセ
ッサをテストする場合に使用される。

本発明のマイクロプロセッサは、プロセッサモードでは
メモリに対してアドレスを出力することにより命令及び
データをフェッチしてその結果を格納すべきアドレスと
共にメモリへ出力する。テストモードでは与えられたテ
スト命令とデータとに対して演算結果を出力するが、命
令あるいはデータをフェッチするためのアドレスは出力
しない。

（２）「本発明のマイクロプロセッサのプロセッサ命令
のフォーマット」 本発明のマイクロプロセッサのプロセッサ命令は１６ビ
ノト単位で可変長となっており、奇数バイト長の命令は
ない。

本発明のマイクロプロセッサでは高頻度のプロセッサ命
令を短いフォーマントとするため、特に工夫された命令
フォーマット体系を有する。例えば、２オペランド命令
に対しては基本的に「４バイト＋拡張部」の構成を存し
、総てのアドレッシングモードが利用で可能な船形フォ
ーマットと、頻度が高い命令及びアドレッシングモード
のみを使用可能な短縮形フォーマットとの２つのフォー
マットがある。

第８図から第１７図は本発明のマイクロプロセッサのプ
ロセッサ命令フォーマントを示す模式図である。

第８図から第１７図のフォーマット中に現われる記号の
意味は以下の通りである。

：オペコードの入る部分 ＃：リテラル、または即値の入る部分 Ｅａ：８ミニ８ピント形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎニレジスタフアイル上のオペランドをレジスタ番号
で指定する部分 フォーマットは、第８図に示す如く、右側がＬＳＢ側で
、且つ高いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイトを見ないと命令フォーマットが判別
できないようになっているが、これは、命令が必ず１６
ビツト（２バイト）単位でフエ・ノチ及びデコードされ
ることを前提としているためである。

本発明のマイクロプロセッサのプロセッサ命令では、い
ずれのフォーマットの場合も、各オペランドのＥａまた
はｓｈの拡張部は、必ずそのＥａまたはｓｈの基本部を
含むハーフワードの直後に置かれる。

これは、命令により暗黙に指定される即値データあるい
は命令の拡張部に優先する。従って、４バイト以上のプ
ロセッサ命令では、Ｅａの拡張部によって命令のオペコ
ードが分断される場合がある。

また、後でも述べるように、多段間接モードによりＥａ
の拡張部に更に拡張部が付加される場合にも、次の命令
オペレーションコードよりもそちらの方が優先される０
例えば、第１ハーフワードにＥａｌを含み、第２ハーフ
ワードにＥａ２を含み、第３ハーフワードまである６バ
イト命令の場合を考える。Ｅａｌに多段間接モードを使
用したために普通の拡張部の他に多段間接モードの拡張
部も付加されるものとする。この際、実際の命令ビット
パターンは、命令の第１ハーフワード（Ｅａｌの基本部
を含む）、Ｅａｌの拡張部、Ｅａｌの多段間接モード拡
張部、命令の第２ハーフワード（Ｅａ２の基本部を含む
）、　ｔｉａ２の拡張部、命令の第三ハーフワードの順
となる。

（２，１）　　ｒ短縮形２オペランド命令」第６図から
第１２図はプロセッサ命令の２オペランド命令の短縮形
フォーマントを示す模式図であ机 第９図はメモリーレジスフ間演算命令のフォーマントで
ある。このフォーマットにはソースオペランド側がメモ
リとなるＬ−ｆｏｒｍａｔとデスティネーションオペラ
ンド側がメモリとなるＳ−ｆｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａ　ｔでは、ｓｈはソースオペランドの指
定フィールド、Ｒｎはデスティネーションオペランドの
レジスタの指定フィールド、　ＩＩＲはｓｈのオペラン
ドサイズの指定をそれぞれ表す、レジスタ上に置かれた
デスティネーションオペランドのサイズは３２ビツトに
固定されている。レジスタ側とメモリ側とのサイズが異
なり、且つソース側のサイズが小さい場合に符号拡張が
行なわれる。

Ｓ−ｆｏｒｍａｔでは、ｓｈはデスティネーションオペ
ランドのＩ旨定フィールド、　Ｒｎはソースオペランド
のレジスタ指定フィールド、　ＩＩＲはｓｈのオペラン
ドサイズの指定をそれぞれ表す。レジスタ上に置かれた
ソースオペランドのサイズは３２ビツトに固定されてい
る。レジスタ側とメモリ側のサイズが異なり、且つソー
ス側のす１゛ズが大きい場合に、溢れた部分の切捨てと
オーバーフローチエツクとが行なわれる。

第１Ｏ図はレジスターレジスタ間演算命令のフォーマン
ト（Ｒ−ｆｏｒｍａｔ）を示す模式図である０図中、Ｒ
ｎはデスティネーションレジスフの指定フィールド、　
Ｒｍはソースレジスタの指定フィールドである。

オペランドサイズは３２ビツトのみである。

第１１図はリテラル−メモリ間演算命令のフォーマント
（Ｑ−ｆｏｒｍａｔ）を示す模式図である。図中、間は
ディスティネーションオペランドサイズの指定フィール
ド、＃はリテラルによるソースオペランドの指定フィー
ルド、Ｓｈはデスティネーションオペランドの指定フィ
ールドである。

第１２図は即値−メモリ間演算命令のフォーマット（Ｌ
　ｆｏｒｍａ　ｔ）を示す模式図である。図中、問はオ
ペランドサイズの指定フィールド（ソース、ディスティ
ネーションで共通）、ｓｈはデスティネーションオペラ
ンドの指定フィールドである＊　Ｉ−ｆｏｒｍａｔの即
値のサイズは、デスティネーション側のオペランドのサ
イズと共通に８．１６．３２ビツトとなり、ゼロ拡張及
び符号拡張は行なわれない。

（２，２）　　ｒ−船形１オペランド命令」第１３１Ｎ
はプロセッサ命令の１オペランド命令の一船形フオーマ
ント（Ｇｌ−ｆｏｒ柵ａｔ）を示す模式図である０図中
、藺はオペランドサイズの指定フィールドである。一部
のＧＬ−ｆｏｒｍａｔ命令では、Ｅａの拡張部以外にも
拡張部がある。また、■を使用しない命令もある。

（２，３）　　ｒ−船形２オペランド命令」第１４図か
ら第１６図はプロセッサ命令の２オペランド命令の一船
形フオーマントを示す模式図である。このフォーマント
に含まれるのは、８ビツトで指定する一船形アドレッシ
ングモードのオペランドが最大２つ存在する命令である
。オペランドの総数自体は３つ以上になる場合がある。

第１４図は第１オペランドがメモリ読出しを必要とする
命令のフォーマット（Ｇ−ｆｏｒｍａｔ）を示す模式図
である。図中、ＥａＶＩはデスティネーションオペラン
ドの指定フィールド、問はデスティネーションオペラン
ドサイズの指定フィールド、　　ＥａＲはソースオペラ
ンド指定フィールド、　ＲＲはソースオペランドサイズ
の指定フィールドである。一部のＧ−ｆｏｒｍａ【命令
では、ＥａＭ及びＥａＲの拡張部以外にも拡張部がある
。

第１５図は第１オペランドが８ビフト即値の命令のフォ
ーマント（［！−ｆｏｒｍａｔ）を示す模式図である。

図中、ＥａＭはデスティネーションオペランドの指定フ
ィールド、■はデスティネーションオペランドサイズの
指定フィールド、＃はソースオペランド値である。

Ｅ−ｆｏｒｍａｔとＩ−ｆｏｒＩＩＩａｔとは機能的に
は類似しているが、考え方の点で大きく異なっているｍ
　Ｅ４ｏｒｍａｔはあくまでも２オペランド−船形（Ｇ
−ｆｏｒｍａｔ）の派生形であり、ソースオペランドの
サイズが８ビツト固定、ディスティネーションオペラン
ドのサイズが８　／１６／３２ビットから選択となって
いる。つまり、異種サイズ間の演算を前提とし、デステ
ィネーションオペランドのサイズに合わせて８ビツトの
ソースオペランドがゼロ拡張または符号拡張される。

一方、Ｉ−ｆｏｒｍａｔは、特に転送命令、比較命令で
頻度の多いＩ！ＶＩ値のパターンを短縮形にしたもので
あり、ソースオペランドとディスティネーションオペラ
ンドのサイズは等しい。

第１６図は第１オペランドがアドレス計算のみの命令の
フォーマット（ＧＡ−ｆｏｒｍａ　ｔ）を示す模式図で
ある０図中、Ｅａ−はデスティネーションオペランドの
指定フィールド、四はデスティネーションオペランドサ
イズの指定フィールド、　　ＥａＡはソースオペランド
の指定フィールドである。ソースオペランドとしては実
行アドレスの計算結果自体が使用される。

第１７′ｒｇＪはショートブランチ命令のフォーマント
を示す模式図である０図中、ｃｅｃｃは分岐条件指定フ
ィールド、　ｄｉｓρ＝８はジャンプ先との変位指定フ
ィールドであり、本発明のマイクロプロセッサでは８ビ
ツトで変位を指定する場合には、ビットパターンでの指
定値を２倍して変位値とする（２．４）　　ｒアドレッ
シングモード」本発明のマイクロプロセッサのプロセッ
サ命令のアドレッシングモード指定方法には、レジスタ
を含めて６ピツトで指定する短縮形と、８ビツトで指定
する一儀形がある。

未定義のアドレッシングモードを指定した場合あるいは
意味的に考えて明らか不合理なアドレソシングモードの
組合わせが指定された場合には、未定義命令を実行した
場合と同じく予約命令例外が発生され、例外処理が起動
する。

これに３亥当するのは、デスティネーションが即値モー
ドの場合及びアドレス計算を伴うべきアドレシングモー
ド指定フィールドで即値モードを使用した場合などであ
る。

第１８図から第２８図に示すフォーマットの模式図中で
使用されている記号の意味は以下の通りである。

Ｒｎ：レジスタ指定 （Ｓｈ）　：　６ビ・ントの短縮形アドレッシングモー
ドでの指定方法 （Ｅａ）　：　８　ヒツトの一船形アドレンシングモー
ドでの多旨定方法 フォーマントの図で点線で囲まれた部分は、拡張部を示
す。

（２，４，１）　　ｒ基本アドレッシングモード」本発
明のマイクロプロセッサのプロセッサ命令では種々のア
ドレッシングモードをサポートする。

それらの内、本発明のマイクロプロセッサでサポートす
る基本アドレッシングモードには、レジスタ直接モード
、レジスタ間接モード２　レジスタ相対間接モード、即
値モード、絶対モード、　ｐｃ相対間接モード、スタッ
クポツプモード、スタックブツシュモードがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。第１８図にフォーマットの模式図を示す
。図中、Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。第１９図にフォー
マントの模式図を示す。Ｒｎは汎用レジスタの番号を示
す。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトであるか３２ビツトであるかにより、２種類ある。

それぞれ、レジスタの内容に１６ビノトまたは３２ビツ
トのディスプレースメント値を加えた値をアドレスとす
るメモリの内容をオペランドとする。第２０図にフォー
マットの模式図を示す。

図中、Ｒｎは汎用レジスタの番号を示す。ｄｉｓｐ：１
６とｃｌｉｓｐ＝３２とは、１６ビツトのディスプレー
スメント値、３２ピントのディスプレースメント値をそ
れぞれ示す。ディスプレースメント値は符号付きとして
扱われる。

即値モードは、命令コード中で指定されるビンドパクン
をそのまま２進数と７見なしてオペランドとする。第２
１図にフォーマットの模式図を示す。

図中、ｉｍｍ　　ｄａｔａは即値を示す。ｉｍｍ　　ｄ
ａｔａのサイズは、オペランドサイズとして命令中で措
定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビツトの
ピントバタンをアドレスとしたメモリの内容をオペラン
ドとする。第２２図にフォーマットの模式図に示す。図
中、ａｂｓ：１６とａｂｓ：３２とは、１６ビノト、３
２ビツトのアドレス値をそれぞれ示す。

ａｂｓ：１６でアドレスが示される場合は指定されたア
ドレス値が３２ビツトに符号拡張される。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトであるか３２ビツトであるかにより、２種類ある
。それぞれ、プログラムカウンタの内容に１６ビツトま
たは３２ビツトのディスプレースメント値を加えた値を
アドレスとするメモリの内容をオペランドとする。第２
３図にフォーマットの模式図を示す。図中、ｄｉｓｐ：
１６とｄｉｓｐ：３２とは、１６ビントのディスプレー
スメント値、３２ビットのディスプレースメント値をそ
れぞれ示す。ディスプレースメント値は符号付きとして
扱われる。ＰＣ相対間接モードにおいて参照されるプロ
グラムカウンタの値は、そのオペランドを含む命令の先
頭アドレスである。多段間接アドレシングモードにおい
てプログラムカウンタの値が参照される場合にも、同じ
ように命令先頭のアドレスをＰＣ相対の基準値として使
用する。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする８例えば、３２ビ・７トデータを扱う
際には、オペランドアクセス後にＳＰが＋４だけ更新さ
れる。Ｂ、Ｈのサイズのオペランドに対するスタックポ
ツプモードの指定も可能であり、それぞれＳＰが＋１．
＋２だけ更新される。第２４図にフォーマットの模式図
を示す。オペランドに対しスタックポツプモードが意味
を持たないものに対しては、予約命令例外が発生される
。具体的に予約命令例外となるのは、ｗｒｉｔｅオペラ
ンド及びｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペラン
ドに対するスタックポンプモード指定である。

スタックブツシュモードはＳＰの内容をオペランドサイ
ズだけデクリメントした内容をアドレスとするメモリの
内容をオペランドとする。スタックブツシュモードでは
オペランドアクセス前にＳＰがデクリメントされる。例
えば、３２ピントデータを扱う際には、オペランドアク
セス前にＳＰが−４だけ更新される。Ｂ、Ｈのサイズの
オペランドに対するスタックブツシュモードの指定も可
能であり、それぞれＳＰが−１，−２だけ更新される。

第２５図にフォーマットの模式図を示す。オペランドに
対してスタックブツシュモードが意味を持たない場合は
、予約命令例外が発生される。具体的に予約命令例外と
なるのは、ｒｅａｄオペランド及びｒｅａｄ−ｍｏｄｉ
ｆｙ−ｗｒｔｔｅオペランドに対すスタックブツシュモ
ード指定である。

（２，４，２）　　ｒ多段間接アドレッシングモード」
複雑なアドレッシングも、基本的には加算と間接参照の
組合わせに分解することができる。従って、加算と間接
参照のオペレーションをアドレッシングのプリミティブ
として与えておき、それを任意に組合わせることができ
れば、いかに複雑なアトレンジングモードをも実現する
ことが可能である０本発明のマイクロプロセッサのプロ
セッサ命令の多段間接アトレンジングモードはこのよう
な観点に立脚したアドレッシングモードである。

複雑なアドレッシングモードは、モジュール間のデータ
参照あるいはＡＩ（Ａｒｔｉｆｔｃｉａｌ　Ｉｎｔｅｌ
ｌｉｇｅｎｃｅ：人工知能）言語の処理系に特に有用で
ある。

多段間接アトレンジングモードを指定する際、基本アド
レッシングモード指定フィールドでは、レジスタペース
多段間接モード、ＰＣＣペース段間接モード１絶対ベー
ス多段間接モードの３種類の指定方法の内のいずれが１
つを指定する。

レジスタベース多段間接モードは、レジスタの値を拡張
されるべき多段間接アドレッシングのベース値とするア
トレンジングモードである。第２６図にフォーマ−／　
トの模式図を示す６図中、Ｒｎは汎用レジスタの番号を
示す。

ＰＣベース多段間接モードは、プログラムカウンタの値
を拡張されるべき多段間接アドレッシングのベース値と
するアドレッシングモードである。

第２７図にフォーマ、トの模式図を示す。

絶対ベース多段間接モードは、ゼロを拡張されるべき多
段間接アドレッシングのベース値とするアドレッシング
モードである。第２８図にフォーマットの模式図を示す
。

拡張する多段間接モード指定フィールドは１６ビツトを
単位としており、これが任意回反復される。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（ＸＩ、　×
２１　ｘ４．　Ｘ８）と加算、メモリの間接参照を行な
う、第２９図は多段間接モードのフォーマントを示す模
式図である。各フィールドは以下に示す意味を有する。

Ｅ＝０８多段間接モード継続 Ｅ、１　　ニアドレス計算終了 Ｌｓｆｐ　＝ｌｌ＞　ａｄｄｒｅｓｓ　　ｏｆ　ｏｐｅ
ｒａＩＴｄ■・Ｏｎメモリ間接参照なし ｔａｐ’　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５ｃａｌｅ　
＝−＞　ｔｉｐｒ、ｉ　　ｎメモリ間接参照あり ｗＩｅｎ　［ｔｍｐ　＋　ｄｉｓｐ　＋　Ｒｘ　＊　５
ｃａｌｅコ＝＝＞　ｔａｐ Ｍ＝０　　：　　＜Ｒｘ＞をインデクスとして使用ト１
　：特殊なインデクス ＜ＲＸ＞＝Ｏインデクス値を加算し ない　（Ｒｘ＝Ｏ） ＜ＲＸ＞・１　プログラムカウンタを インデクス（直として（吏 用　　（Ｒｘ＝ＰＣ） ＜Ｒｘ＞＝２〜ｒｅｓｅｒｖｅｄ Ｄ・０　：多段間接モード中の４ビツトのフィールドｄ
４の値を４倍してディス プレースメント値とし、これを加 算する。　ｄ４は符号付きとして扱い、オペランドのサ
イズとは関係なく 必ず４倍して使用する。

Ｄ−１７多段間接モードの拡張部で指定されたｄｉｓｐ
ｘ（１６／３２ピント）をディスプレースメント値とし
、これを 加算する。

拡張部のサイズはｄ４フィールドで 措定する。

ｄ４＝０００１　　ｄｉｓｐｘは１６ビツトｄ４＝００
１０　　ｄｉｇｐｘは３２ビットＸｘ：インデクスのス
ケール （ｓｃａｌｅ　＝　１／２／４／８） プログラムカウンタに対して×２＋　Ｘ４１　Ｘ　８の
スケーリングを行なった場合には、その段の処理終了後
の中間値（ｔｌｌｐ）として不定値が入る。この多段間
接モードによって得られる実効アドレスは予測できない
値となるが、例外は発生しない。プログラムカウンタに
対するスケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマントのバリエーショ
ンを第３０図及び第３１図に示す、第３０図は多段間接
モードが継続するが終了するかのバリエーションを示す
、第３１図はディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマント上、任意の段数が可能
になっ（３）「本発明のマイクロプロセッサのテスト命
令のフォーマット」 本発明のマイクロプロセッサのテスト命令は３５ピント
の固定長フォーマットである。第３２図〜第３７図に本
発明のマイクロプロセッサのテスト命令のフォーマント
の模式図を示す、フォーマント中に現れる記号の意味は
以下の通りである。

１１？Ｌ　：割込み要求線のピン番号０〜２がら入力さ
れるフィールドであることを示す。

Ｄ：データパスのピン番号ＯＯ〜３１から入力されるフ
ィールドであることを示す。

問；演算結果出力が外部のメモリか否かを指定する部分 子Ｉ’ＡＲ：演算に関するパラメータを指定する部分Ｓ
ｆ？ＥＧ　：ソースオペランドのレジスタ位万を指定す
る部分 ［ＩＲＥＧ　：デスティネーションオペラッドレジスタ
位置を指定する部分 ＺＳ；ソースオペランドサイズを指定する部分ＺＤ：デ
スティネーションオベランドサイズを指定する部分 ＤＤ；スキャンインするデータを指定する部分また、１
２ビツトのマイクロＲＯＦｆ番地指定フィールドと、指
定データを無視するフィールド（ｄｏｎ’ｔｃａｒｅ）
　とがある。

テスト命令では、ソースオペランドはレジスタファイル
にある値または即値データのみを使用する。このため、
テスト命令ではアドレッシングモード等のメモリオペラ
ンドに関するアドレス指定フィールドはない。

（３，１）　　ｒ連続実行命令」 第３２図及び第３３図に示すテスト命令のフォーマント
は連続実行命令のフォーマントである。

連続実行命令は、指定されたマイクロＲ囲番地からマイ
クロプログラムに従って本発明のマイクロプロセッサを
動作させる命令である。

第３２図に示す第１ｉ！！続実行命令は、指定したマイ
クロＩ？ＯＭ番地からマイクロプログラムに従って本発
明のマイクロプロセッサを動作させる際に、■、　ＴＰ
ＡＲ，５ＲＥＧ、　ＤＲＵＧ、　ＺＳ、　ＺＤをマイク
ロプログラムに対するパラメータとして使用する。

第３３図に示す第２連続実行命令は、マイクロプログラ
ムに対するパラメータ指定は行わない。

これら２つの連続実行命令で指定するマイクロＲＯＭ番
地は本発明のマイクロプロセッサのマイクロＲＯＭ番地
の範囲内で任意の値が許される。従ってこれらの命令に
より本発明のマイクロプロセッサに対して任意のマイク
ロＲＯＭ番地からのマイクロプログラムの実行を指定で
きる。

（３，２）　　ｒステップ実行命令」 第３４図及び第３５図に示すテスト命令のフォーマント
はステップ実行命令のフォーマットである。

ステップ実行命令は、指定されたマイクロＲＯＭ番地の
マイクロ命令に従って本発明のマイクロプロセッサを１
マイクロステツプだけ動作させる命令である。

第３４図に示す第１ステツプ実行命令は、指定したマイ
クロＲＯＭ番地からマイクロプログラムに従って本発明
のマイクロプロセッサを１マイクロステップ動作させる
際に、ＭＭ、ＴＰＡＲ，５ＲＥＧ、ＤＲＥＧ、ＺＳ、Ｚ
Ｄをマイクロプログラムに対するパラメータとして使用
する。

第３５図に示す第２ステツプ実行命令は、マイクロプロ
グラムに対するパラメータ指定は行わない。

これら２つのステップ実行命令で指定するマイクロＲＯ
Ｍ番地は本発明のマイクロプロセッサのマイクロＲＯＭ
番地の範囲内で任意の値が許される。

従って、これらの命令により本発明のマイクロプロセッ
サに対して任意のマイクロｌｌ０Ｍ番地のマイクロ命令
を１ステツプだけ実行してその状態で停止することを指
定できる。

（３，３）　　ｒロード命令」 第３６図に示すテスト命令のフォーマントはテストモー
ドにおいて本発明のマイクロプロセッサの外部からオペ
ランドをロードするためのロード命令のフォーマントで
ある。

ロード命令は３５ビツトの命令の内の３２ビツトが即値
オペランドのフィールドであり、３２ビツトの値を本発
明のマイクロプロセッサに取込むことが可能である。

（３，４）　　ｒスキャンバス命令」 第３７図に示す命令のフォーマントはテストモードにお
いて本発明のマイクロプロセッサのスキャンバスを動作
させる命令であるスキャンパス−命令のフォーマットで
ある。

スキャンバス命令により本発明のマイクロプロセッサは
内部のスキャンパスにデータをシリアルに入出力可能に
なる。

ｆ４）「機能ブロックの構成Ｊ 第２図は本発明のマイクロプロセッサの一構成例を示す
ブロック図である。

本発明のマイクロプロセッサの内部を機能的に大きく分
けると、命令フェッチ部５１．命令デコード部５２．　
ＰＣ計算部５３．オペランドアドレス計算部５４、マイ
クロＲＯＭ部５５．データ演算部５６．外部バスインタ
ーフェイス（＋／Ｆ）部５７に分かれる。第２図ではそ
の他に、外部ヘアドレスを出力するアドレス出力回路５
８と、外部との間でデータを入出力するデータ入出力回
路５９と、制１１１ｇ号入出力回路６０とを他のｊＩａ
能ブロブロック部けて示した。

（４，１）　　ｒ命令フェッチ部」 命令フェッチ部５１には、ブランチバッファと、命令キ
ューとその制御部等があり、次にフェッチすべき命令の
アドレスを決定して、ブランチバッファや外部のメモリ
からプロセッサ命令をフエ・ノチする。また命令フェッ
チ部５１はブランチバッファへの命令登録も行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特開昭６３−５６７３１１号で詳しく述べられている
。

次にフェッチすべきプロセッサ命令のアドレスは命令キ
ューに入力すべき命令のアドレスとして専用のカウンタ
で計算される。分岐あるいはジャンプが発生した際には
、新たなプロセンサ命令のアドレスがＰＣ計算部５３ま
たはデータ演算部５６から転送されてくる。

外部のメモリからプロセッサ命令をフェッチする際は、
フェッチすべき命令のアドレスを外部バスインターフェ
イス部５７を通じてアドレス出力回路５８から外部へ出
力することによりデータ入出力回路５９から命令コード
をフェツチする。

バッツァリソグした命令コードの内、命令デコード部５
２で次にデコードすべき命令コードが命令デコード部５
２へ出力される。

テスト命令は命令フェッチ部５１ではフエ・ノチされな
い。

（４，２）　　ｒ命令デコード部」 命令デコード部５２では基本的に１６ビツト　（ハーフ
ワード）単位にプロセッサ命令コードをデコードする。

この命令デコード部５２には第１ハーフワードに含まれ
るオペコードをデコードするＦＨ賀デコーダ、第２．第
３ハーフワードに含まれるオペコードをデコードするＮ
ＦＩ＋−デコーダ、アドレッシングモードをデコードす
るアドレッシングモードデコーダが含まれる。

更に、Ｆｌ＋−デコーダ及びＮＦＩ（Ｗデコーダの出力
を更にデコードしてマイクロＲＯＭのエントリアドレス
を計算する第２デコーダ、条件分岐命令の分岐予測を行
う分岐予測機構、オペランドアドレス計算の際のパイプ
ラインコンフリクトをチエツクするアドレス計算コンフ
リクトチエツク機構等も含まれる。

命令デコード部５２は、命令フェッチ部５１から人力さ
れたプロセッサ命令コードを２クロツクにつきθ〜６バ
イトデコードする。デコード結果の内、データ演算部５
６での演算に関する情報がマイクロＲＯＭ部５５へ、オ
ペランドアドレス計算に関係する情報がオペランドアド
レス計算部５４へ、ＰＣ計算に関係する情報がｐｃ計算
部５３へそれぞれ出力される。

テスト命令が命令デコード部５２へ入力されることはな
く、従ってデコードされることもない。

（４，３）　　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部５５にはデータ演算部５６の制’＜８
及び本発明のマイクロプロセッサ各部の診断をする種々
のマイクロプログラムルーチンが格納されているマイク
ロＲＯＭ、マイクロシーケンサ、マイクロ命令デコーダ
等が含まれる。マイクロ命令はマイクロＲＯＭから２ク
ロツクに１度読出される。マイクロシーケンサはマイク
ロプログラムで示されるンーケンス処理の他に、例外１
割込及びトラップ（この３つをＥＦＴと総称する）の処
理及びテスト割込みをハードウェア的に受付ける。また
マイクロＲＯＭ部はストアバッファの管理も行う。

プロセッサモードでは、マイクロｌｌ０Ｍ部には命令コ
ードに依存しない割込み及び演算実行結果によるフラッ
グ情報と、第２デコーダの出力等の命令デコード部５２
からの出力が人力される。

テストモードでは、マイクロＲＯＭ部はＣＰｔ１の診断
プロセッサとして動作する。テストモードでは第２デコ
ーダの出力ではなくデータ入出力回路５９からの出力が
直接マイクロ９０１部へ入力される。

また、テストモードの間は一切の割込みは受付けられな
い。

プロセッサモードでは、マイクロデコーダの出力は主に
データ演算部５６に対して出力されるが、ジャンプ命令
の実行による他の先行処理中止情報等の一部の情報は他
の４ａ能ブロツクへも出ツノされる。

テストモードでは、マイクロＲＯＭ部５５は上記のプロ
セッサモードでの出力に加えて各種の診断制御情報を本
発明のマイクロプロセッサ内部の他のブロックへ出力す
る。

（４，４）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部５４は、命令デコード部５２のアドレ
スデコーダ等から出力されたオペランドアドレス計算に
関係する情報によりハードワイヤード制御される。この
オペランドアドレス計算部５４ではオペランドのアドレ
ス計算に関する大半の処理が行われる。メモリ間接アド
レッシングのためのメモリアクセスのアドレス及びオペ
ランドアドレスがメモリにマツプされたＩｌｏ　ｊＪｌ
域に入るか否かのチエツクも行われる。

オペランドアドレス計算部５４でのアドレス計算結果は
外部バスインターフェイス部５７へ送られる。

なお、アドレス計算に必要な汎用レジスタやプログラム
カウンタの値はデータ演算部５６から人力される。

メモリ間接アドレッシングを行う場合は、オペランドア
ドレス計算部５４は参照すべきメモリアドレスを外部バ
スインターフェイス部５７を通じてアドレス出力回路５
日から外部へ出力し、データ入出力部５９から入力され
た間接アドレス値を命令デコード部５２をそのまま通過
させてフェッチする。

（４，５）　　ｒＰｃ計算部」 ＰＣ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のｐｃ値を計算する０本発明のマイクロプロセ
ッサのプロセッサ命令は可変長命令であり、命令をデコ
ードしてみないとその命令の長さが判明しない、ＰＣ計
算部５３は、命令デコード部５２から出力される命令長
をデコード中の命令のｐｃ値に加算することにより次の
命令のｐｃ値を作り出す。

ｐｃ計算部５３での計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される。

（４，６）　　ｒデータ演算部」 データ演算部５６はマイクロプログラムにより制御され
、マイクロＩ？ＯＭの出力であるマイクロ命令に従って
各命令の機能を実現するために必要な演算をレジスタフ
ァイルと演算器とを使用して実行する。

プロセッサ命令の演算対象となるオペランドがアドレス
あるいは即値である場合は、オペランドアドレス計算部
５４で計算されたアドレスあるいは即値は外部バスイン
ターフェイス部５７を通過してデータ演算部５６へ入力
される。また、プロセッサ命令の演算対象となるオペラ
ンドがＣＰＵ外部のメモリにあるデータである場合は、
アドレス計算部５４で計算されたアドレスをバスインタ
ーフヱイス部５７がアドレス出力回路５８から出力する
ことによりＣＰＵ外部のメモリからフェッチされたたオ
ペランドはデータ入出力回路５９からデータ演算部５６
へ入力される。

テストモードでロード命令を実行した場合には、演算対
象となる即値オペランドがデータ入出力回路５９からデ
ータ演算部５６へ入力される。

演算器としてはＡＬＵ、バレルシフタ、プライオリティ
エンコーダあるいはカウンタ、シフトレジスタ等がある
。レジスタファイルと主な演算器との間は３つのバスで
結合されており、１つのレジスタ間演算を指示する１マ
イクロ命令が２クロツクサイクルで処理される。

データ演算の際に外部のメモリをアクセスする必要があ
る場合は、マイクロプログラムの指示により外部バスイ
ンターフェイス部５７を通じてアドレス出力回路５８か
らアドレスがＣＰＵ外部へ出力されることにより、デー
タ入出力回路５９を通じて目的のデータがフェッチされ
る。

外部のメモリにデータをストアする場合は、外部バスイ
ンターフェイス部５７を通じてアドレス出力回路５８か
らアドレスが出力されると同時に、データ入出力回路５
９からデータがＣＰｔ１外部へ出力される。オペランド
ストアを効率的に行うためデータ演算部５６には４バイ
トのストアバッファが備えられている。

ジャンプ命令の処理９例外処理等の結果、新たな命令ア
ドレスをデータ演算部５６が得た場合は、データ演算部
５６はこれを命令フェッチ部５１とＰＣ計算部５３とへ
出力する。

（４，７）　　ｒ外部バスインターフェイス部」外部バ
スインターフェイス部５７は、プロセッサモードにおい
ては本発明のマイクロプロセッサの入出力ビンを介して
の通信を制御する。メモリのアクセスはすべてクロック
同期で行われ、最小２クロックサイクルで行うことがで
きる。

メモリに対するアクセス要求は命令フェッチ部５１、ア
ドレス計算部５４及びデータ演算部５６から独立に生し
る。外部バスインターフェイス部５７はこれらのメモリ
アクセス要求を調停する。更に、メモリと本発明のマイ
クロプロセサとを結ぶデータバスサイズである３２ビツ
ト（１ワード）の整置境界を跨ぐメモリ番地に位置する
データのアクセスは、このブロック内でワード境界を跨
ぐことが自動的に検知され、２回のメモリアクセスに分
解して行われる。

プリフェッチ対象のオペランドとストア対象のオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェッチオペランドへのバイパス処理も外
部バスインターフヱイス部５７が行う。

テストモードでは、外部バスインターフェイス部５７は
一切のメモリアクセス要求を受付けない。

テストモードでは、データ入出力回路５９とアドレス出
力回路とはマイクロＲＯＭ部５５から直接制御さ（５）
「本発明のマイクロプロセッサの入出力インターフェイ
ス」 第３図は本発明のマイクロプロセッサの入出力ピンを示
す模式図である。

図中、ＣＬＫはクロック入力、ＲＥＳＥＴｌｌはリセン
ト割込み入力、ＴＲＬＩＯ：２は割込み入力、ＩＡ（Ｊ
ｌよ割込み応答出力、ＬＯＣＩＩはインターロックバス
サイクルか否かを示す出力、ＴＥＳＴＩはテスト割込み
入力、ＤＢＧＩＮＴＩ＋はデバッグ割込み人力、ＤＢＧ
Ａ（Ｊｌはデバッグ処理中を示す出力、ＢＣＣＯ２３，
ＢＳＩ、ＡＳｊ　ＤＳＬ。

Ｒ／Ｗｌはバスサイクル制御出力、ＤＣＩＩはバスサイ
クル制御入力、００：３１はデータ入出力、ＡＯ：３１
はアドレス出力である。

ＴＥＳＴＩビン以外は本発明のマイクロプロセッサを応
用システムに組込む際にも使用するが、その際に誤って
テスト割込みが入力されることを防ぐためにＹＥＳＴＩ
Ｉビンは電源に接続される。

各入出力信号は、プロセッサモードにおいては上述の如
き機能で使用される。しかしテストモードにおいては、
ＤＢＧＩＮＴＩビンがテスト命令取込み指示人力、ＤＢ
ＧＡＣＫＩピンがテスト命令実行中を示す出力、ＩＲＩ
ＪＯ：２ピンがテスト命令入力、ＤＯ：３１ピンがテス
ト命令入力及びテスト結果出力、ＡＯ：３１がテスト結
果出力の機能で使用される。更にスキャン命令に対して
は、Ｄｏビンがスキャン入力、ＬＯＣＫ＃ビンがスキャ
ンアウト出力の機能を有する。

各入出力ピンはＣＬＫに対してクロック同期して信号を
人出力する。

（６）「プロセッサモードでの動作」 本発明のマイクロプロセッサはプロセッサモードではプ
ロセッサ命令をパイプライン処理して高性能に動作する
。ここではまず、プロセッサモードにおける本発明のマ
イクロプロセッサのパイプライン処理手順について説明
し、次にプロセッサモードにおける本発明のマイクロプ
ロセッサの外部メモリアクセス動作の一例を説明する。

（６，１）　　ｒパイ１９４フ機構」 本発明のマイクロプロセッサのパイプライン処理は第４
図Ｇこ示すような構成を採っている。

命令をブリフェッチする命令フェッチステージ（ＩＦス
テージ）３１．命令をデコードするデコードステー　’
；　（Ｄ／ｌ、　ｆ−ジ）３２１オペランドのアドレス
計算を行うオペランドアドレス計算ステージ（＾ステー
ジ）３３マイクロｌｌ０Ｍアクセス（特にＲステージ３
６と称す）及びオペランドのブリフェッチ（特にＯＦス
テージ３７と称す）を行うオペランドフェッチステージ
（Ｆステージ）３４．命令を実行する実行ステージ（Ｅ
ステージ）３５の５段構成をパイプライン処理の基本と
する。

Ｅステージ３５では１段のストアバッファがあるほか、
高機能命令の一部は命令実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果がある
。

各ステージは他のステージとは独立して動作し、理論上
は５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロ・ツクで行うこと
ができる。従って理想的には２クロフクごとに次々とパ
イプライン処理が進行する。

本発明のマイクロプロセッサにはメモリーメモリ間演算
あるいはメモリ間接アドレッシング等のように１回の基
本パイプライン処理だけでは処理が行えない命令がある
が、本発明のマイクロプロセッサはこれらの処理に対し
てもなるべく均衡したパイプライン処理が行えるように
構成されている。複数のメモリオペランドを有する命令
に対しては、メモリオペランドの数に基づいて、デコー
ド段階で複数のパイプライン処理単位（ステップコード
）に分解してパイプライン処理が行われる。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２で詳しく述べられている。

ＩＰステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。Ｄステージ３２からＡステ
ージへ渡される情報は命令で指定された演算に関する情
報（Ｄコード４１と称す）と、オペランドのアドレス計
算に関係する情報（Ａコード４２と称す）との２つがあ
る。Ａステージ３３からＦステージ３４へ渡される情報
はマイクロプログラムルーチンのエントリ番地及びマイ
クロプログラムへのパラメータ等を含むＲコード４３と
、オペランドのアドレスとアクセス方法指示情報等を含
むＦコード４４との２つである。Ｆステージ３４からＥ
ステージ３５へ渡される情報は、演算制御情報とリテラ
ル等を含むＥコード４５と、オペランドやオペランドア
ドレス等を含むＳコード４６との２つである。

Ｅステージ３５以外のステージで検出されたＢＩＴはそ
のコードがＥステージ３５へ到達するまではＢＩＴ処理
を起動しない。Ｅステージ３５で処理されている命令の
みが実行段階の命令であり、ＩＰステージ３１−Ｆステ
ージ３４で処理されている命令は未だ実行段階に至って
いないのである。従って、Ｅステージ３５以外で検出さ
れたＥｒＴは検出されたたことがステップコード中に記
録されてて次のステージへ伝えられるのみである。

（６，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの入出カステップコードには第４図
に示したように便宜上名前が付与されている。またステ
ップコードには、オペレーションコードに関する処理を
行い、マイクロＲＯＭのエントリ番地あるいはＥステー
ジ３５に対するパラメータ等になる系列と、Ｅステージ
３５のマイクロ命令に対するオペランドになる系列との
２系列がある。

（６，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）３１はプロセッサ命令を
メモリあるいはブランチバッファからフェッチして命令
キューへ入力し、Ｄステージ３２に対して命令コードを
出力する。命令キューの人力は整置された４バイト単位
で行われる。メモリからプロセッサ命令をフェッチする
際は整置された４バイトにつき最小２クロックを要する
。ブランチバッファがヒ・７トした場合は整置された４
バイトにつきｌクロックでフェッチ可能である。

命令キューの出力単位はは２バイトごとに可変であり、
２クロツクの間に最大６バイトまで出力できる。また分
岐の直後には、命令キューをバイパスして命令基本部２
バイトを直接命令デコーダへ転送することもできる。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先命令アドレスの管理及び命令キューの制
御もＩＰステージ３１が行う。

（６，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（ロステージ）３２はＩＰステージ３１か
ら入力されたプロセッサ命令コードをデコードする。デ
コードは命令デコード部５２のＦＦＩＷデコーダ、　Ｎ
ＦＩＩＷデコーダ、アドレッシングモードデコーダを使
用して、２クロック単位で１度行なわれ、１回のデコー
ド処理でＯ〜６バイ［・の命令コードが消費される（リ
ターンサブルーチン命令の復帰先アドレスを含むステッ
プコードの出力処理等では命令コードは消費されない）
、１回のデコードで、Ａステージ３３に対してアドレス
計算情報としてのＡコード４２である約３５ピントの制
御コードと最大３２ビツトアドレス修飾情報と、オペレ
ーションコードの中間デコード結果としてのＤコード４
１である約５０ビツトの制御コードと８ビツトのリテラ
ル情報とが出力される。

Ｄステージ３２では各命令のＰＣ計算部５３の制御、命
令キューからの命令コード出力処理も行う。

（６，２，３）　　ｒオペランドアドレス計算ステージ
Ｊオペランドアドレス計算ステージ（Ａステージ）３３
での処理は大きく２つに分かれる。

１つは命令デコード部５２の第２デコーダを使用してオ
ペレーションコードの後段デコードを行う処理で、他方
はオペランドアドレス計算部５４でオペランドアドレス
の計算を行う処理である。

オペレーションコードの後段デコード処理ハＤコード４
１を入力とし、レジスタ、メモリの書込み予約及びマイ
クロプログラムルーチンのエントリ番地とマイクロプロ
グラムに対するパラメータ等を含むＲコード４３の出力
を行う。

なお、レジスタ、メモリの書込み予約は、アドレス計算
で参照したレジスタ、メモリの内容がパイプライン上を
先行する命令で書換えられることによって誤ったアドレ
ス計算が行われることを防ぐためのものである。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従ってオペランドアドレス計算部５４
で加算及びメモリ間接参照を組合わせてアドレス計算を
行い、その計算結果をＦコード４４として出力する。こ
の際、アドレス計算に伴うレジスタあるいはメモリの読
出し時にコンフリクトチエツクが行われ、先行命令によ
るレジスタあるいはメモリへの書込み処理を終了してい
ないためコンフリクトが指示されれば、先行命令がＥス
テージ３５で書込み処理を終了するまで待機状態になる
。

（６，２，４）　　ｒマイクロ命令−アクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４の処
理も大きく２つに分かれる。

一方はマイクロｌｌ０Ｍのアクセス処理であり、特にＲ
ステージ３６と称する。他方はオペランドプリフェッチ
処理であり、特に叶ステージ３７と称する。

Ｒステージ３６とＯＦステージ３７とは必ずしも同時に
動作するわけではなく、メモリアクセス権が獲得できる
か否か等に依存して、独立して動作する。

Ｒステージ３６の処理であるマイクロ１１０１’ｌアク
セス処理は、Ｒコードに対して次のＥステージでの実行
に使用する実行制御コードであるＥコードを生成するた
めのマイクロＲＯＭアクセスとマイクロ命令デコード処
理である。１つのＲコードに対する処理が２つ以上のマ
イクロプログラムステップに分解される場合、マイクロ
ＲＯＭはＥステージ３５で使用され、次のＲコード４３
はマイクロＲＯＭアクセス待ちになる。Ｒコード４３に
対するマイクロＲＯＭアクセスが行われるのはその前の
Ｅステージ３５での最後のマイクロ命令実行時である０
本発明のマイクロプロセッサでは、大半の基本命令は１
マイクロプログラムステツプで実行されるため、実際に
はＲコード４３に対するマイクロＲＯＭアクセスが次々
と行われることが多い。

（６，２，５）　　ｒオペランドフェンデステージ」オ
ペランドフェッチステージ（ＯＦステージ）３７はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドプリフェッチはＦコード４４を入力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード４６
として出力する。１つのＦコード４４ではワード境界を
跨いでもよいが、４バイト以下のオペランドフェッチを
指定する。Ｆコード４４にはオペランドのアクセスを行
うか否かの指定も含まれており、Ａステージ３３で計算
されたオペランドアドレス自体あるいは即値をＥステー
ジ３５へ転送する場合にはオペランドプリフェッチは行
われず、Ｆコード４４の内容がＳコード４６として転送
される。

プリフェッチしようとするオペランドとＥステージ３５
が書込み処理を行おうとするオペランドとが一致する場
合は、オペランドプリフェッチはメモリからは行われず
、バイパスして行なわれる。

（６，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６を入力として動作する。このＥステージ３５
が命令を実行するステージであり、Ｆステージ３４以前
のステージで行われた処理は総てＥステージ３５のため
の前処理である。Ｅステージ３５でジャンプ命令が実行
されたり、ＢＩＴ処理が起動されたりした場合は、ＩＦ
ステージ３１〜Ｆステージ３４までの間で行われた処理
はすべて無効化される。Ｅステージ３５はマイクロプロ
グラムにより制御され、Ｒコード４５にて示されたマイ
クロプログラムルーチンのエントリ番地からの一連のマ
イクロ命令を実行することにより命令を実行する。

マイクロＩ？ＯＭの続出しとマイクロ命令の実行とはパ
イプライン化されて行われる。従ってマイクロプログラ
ムで分岐が起きた場合は、ｌマイクロステップの空きが
発生する。また、Ｅステージ３５はデータ演算部５６に
あるストアバッファを利用して、４バイト以内のオペラ
ンドストアと次のマイクロ命令実行とをパイプライン処
理することもできる。

Ｅステージ３５ではＡステージ３３で行ったレジスタあ
るいはメモリに対する書込み予約をオペランドの書込み
の後に解除する。

各種の割込は命令の切れ目においてＥステージ３５に直
接受付けられ、マイクロプログラムにより必要な処理が
実行される。その他の各９ＸＥ［ｒの処理もマイクロプ
ログラムにより行われる。

（６，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ラッチと出力ランチと
を有し、他のステージとは独立して動作することを基本
とする。各ステージは１つ前に行った処理が終了し、そ
の処理結果を出力ラノチから次のステージの入力ラノチ
ヘ転送し、自身のステージの入力ラッチに次の処理に必
要な入力信号が総て揃うえば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号が総て有効となり、
現在の処理結果を後段のステージの入力ランチへ転送し
て出力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が総て揃っている必要がある。入力信号が
揃っていないと、そのステージは待ち状態（入力待ち）
になる。出力ランチから次のステージの入力ランチへの
データ転送に際しては、次のステージの入力ラッチが空
き状態になっている必要があり、次のステージの入力ラ
ッチが空き状態でない場合もパイプラインステージは待
ち状態（出力待ち）になる、必要なメモリアクセス権が
獲得できなかったり、処理しているメモリアクセスにウ
ェイトステートが挿入されていたり、その他のパイプラ
インコンフリクトが生じた場合にも、各ステージの処理
自体が遅延する。

（６，４）　　ｒブコセソサモート′でのメモリアクセ
ス動作」 第５図にプロセッサモードでの本発明のマイクロプロセ
ッサの外部入出力動作の一例としてのメモリアクセスの
タイミングチャートを示す。

メモリアクセスは十分高速なメモリに対しては外部人カ
クロノクの４クロツクに１度の速度で行われる。第５図
では最初にゼロウェイトのリードサイクル、次にゼロウ
ェイトのライトサイクル次に１クロツクウエイトのリー
ドサイクルを示す。

図中ＢＣＬＸはＣＩＪの２倍の周期のバスクロックであ
り、メモリバスサイクルの基本となる信号である。

ＢＣＬＫはＣＬにの奇数番目パルスと偶数番目パルスと
を定める。ＣＬＫに同期して動作する本発明のマイクロ
プロセッサとＢＣＬＸとの同期はりセント割込みにより
行う。

リードサイクルではアドレスが出力され、ＢＣＬＫがロ
ーレベルである間のＣＬＫの立下り時にＤＣ＃がアサー
トされた際の００：３１の値が取込まれてバスサイクル
が終了する。ライトサイクルではまずアドレスが出力さ
れ、１クロツク遅れてデータが出力され、ＢＣＬにがロ
ーレベルである間のＣＬにの立下り時にＤＣＩＩがアサ
ートされればバスサイクルが終了する。

このようにプロセッサモードにおいては、ＣＬにに同期
したバスサイクルを本発明のマイクロプロセッサが起動
することにより外部との入出力動作が行われる。

（７）「テストモードでの動作」 本発明のマイクロプロセッサはテストモードにおいては
、テスト命令に従って各機能ブロックの診断を実行する
。

第１図はテストモー、ド時の動作状態の概念を示す本発
明のマイクロプロセッサの一構成例のブロック図である
。

テスト命令のマイクロｌ？ＯＭ番地フィールドあるいは
Ｒコード４３のマイクロＲＯＭ番地を取込み、その番地
からのマイクロプログラムのシーケンスを制御するマイ
クロシーケンス制御部１０．マイクロプログラムの番地
を管理するマイクロプログラムカウンタ（μＰＣ）　１
　ｔ　、マイクロプログラムを記憶するマイクロ１１０
Ｍ１２．各マイクロ命令のデコード及びその実行を制御
するマイクロ命令実行＋Ｉ、１１御部１３テスト命令の
一部または命令デコード部の出力であるＲコード４３を
マイクロシーケンス制御部へ転送するＲコードラッチ部
１４．Ａコード４２をランチしたり圧縮して蓄積するＡ
コードランチ部１５．命令フェッチ部５１．命令デコー
ド部５２．オペランドアドレス計算部５４．データ演算
部５６．テスト命令の上位３ビツトをマイクロシーケン
ス制御部１０へ入力するＩＲＬＩＩＯ：２ピン１６．テ
スト命令の取込みを指示するＤＢＧＩＮＴ＃ピン１７．
テストモードにおいてテスト命令実行中を示すＤＢＧＡ
ＣＫＩピン１８．テスト命令の下位３２ビツトをデータ
入出力回路５９からバイパスバス２３を通じてＲコード
ランチ部１４とマイクロシーケンス制御部１０とへ転送
したりまた命令フェッチ部５１のテスト結果をデータ入
出力回路５９べ転送するＤＤババス９．オペランドアド
レス計算部５４あるいはデータ演算部５６のテスト結果
をアドレス出力回路５８へ転送する静バス２０．データ
入出力回路５９から１ビツトのスキャンインデータをマ
イクロＲＯＭ１２の出力部の第１リニアフイードバツク
シフトレジスタＬＰＳＲ２４へ転送するＩ）Ｏピン２１
．スキャンアウトデータをＡコードラッチ部１５の第３
リニアフイードバツクシフトレジスタＬＦＳｌ？２６か
らマイクロプロセッサ外部へ出力するＬＯＣＩＩピン２
２等にて構成されている。

Ｒコードランチ部１４には第２リニアフイードバツクシ
フトレジスタＬＦＳＲ２５があり、データ演算部５８に
は第４リニアフイードバツクシフトレジスタＬＦＳＩ？
２７がある。命令デコード部５２には自己診断時に使用
するカウンタ２８がある。

テストモードでは、入力されたテスト命令に従いマイク
ロシーケンス制御部１０がマイクロＲＯＭ１２をアクセ
スしてマイクロプログラムを実行することによりマイク
ロプロセッサの各部をテストする。

テスト動作に必要なデータはロード命令によりデータ６
Ａ算部５６のＤＤレジスタ２９へ取込まれる。

命令フェッチ部５１はマイクロ命令実行制御部１３の指
示に従ってテスト動作を行い、その結果をＤＤババス７
．データ入出力回路５９を介してマイクロプロセッサ外
部へ出力する。

命令デコード部５２はマイクロ命令実行制御部１３の指
示に従ってテスト動作を行い、その結果をＲコードラッ
チ部１４とＡコードラッチ部１５とへ出力する。

オペランドアドレス計算部はマイクロ命令実行制御部１
３の指示に従い、データ演算部５６のレジスタファイル
から転送されるデータを使用してテス］・動作を行い、
その結果を静バス２０．アドレス出力回路５８を介して
マイクロプロセッサ外部へ出力する。

データ演算部５６はマイクロ命令実行制御部１３の指示
に従いテスト動作を行う。テスト動作に必要なデータは
ロード命令によりマイクロプロセッサ外部からＤロレジ
スタ２９へ取込むこともできる。テスト動作の中間演算
結果はレジスタファイルに保存され、テスト結果はＡＡ
ババス０．アドレス出力回路５日を介してマイクロプロ
セッサ外部へ出力される。

（７，１）　　ｒテスト命令の取込み」テスト命令は命
令フェッチ部５１及び命令デコード部５２を介すること
なくバイパスバス２３を通してＵｔＪＲコードラッチ部
１４とマイクロシーケンス制御ｎ部１０とへ取込まれる
。ロード命令とスキャンバス命令以外のテスト命令の各
フィールドはプロセッサモードでプロセッサ命令をデコ
ードして得られたＲコード４３と類似のフォーマットと
なっておリ、テスト命令の取込みはＲコード４３を直接
書換える形態をとる。テスト命令で指定されないＲコー
ド４３のフィールドはテスト命令取込み前にＲコードラ
ッチ部１４に保持されていた内容をそのまま保持する。

マイクロＲＯＭ番地はＲコード４３を♂換えるのではな
（、直接マイクロシーケンス制御部１０へ入力される。

テスト命令の取込みではメモリサイクルは起動されない
。テスト命令の取込みのタイミングをテスト結果の出力
タイミングと共に第６図のタイミングチャートに示す。

ＤＢＧＡＣＫｌｌがネゲートされているとき、ＩＲＬＯ
：２ビン１６と００：３１ピン２１とにテスト命令のピ
ントパタンを入力しながら［１ＣＬｔｆとＣＬＫの両方
が立上がるタイミングに同期してＤＢＧＩＮＴＩピン１
７をアサートすることによりテスト命令が取込まれる。

（７，１１）ｒＲコードのフォーマントとテスト命令」
第３８図はＲコード４３のフォーマントの模式図である
。Ｒコード４３は３２ビツト長であり、各フィールドの
意味は以下の通りである。

０Ｐ１：演算に関する第１のパラメータを指定する部分 Ｈ−二演算結果出力が外部のメモリか否かを指定する部
分 Ｏ２０：演算に関する第２のパラメータを指定する部分 Ｒ１ソースオペランドのレジスタ位置を指定する部分 ＲＤ：デスティネーションオペランドレジスタ位置を指
定する部分 Ｗｌソースオペランドサイズを指定する部分−Ｄ：デス
ティネーションオペランドサイズを指定する部分 また、マイクロＲＯＭ番地を指定するフィールドは８ビ
ツトであり、マイクロシーケンス制御部１０へ入力され
る際に下位にゼロが４ビツト拡張される。本発明のマイ
クロプロセッサのマイクロプログラムは１ワードが１１
２ビツトのマイクロ命令でコーディングされており、４
にワードの空間に格納されている。各Ｒコード４３で指
定される各マイクロプログラムルーチンのエントリ番地
の下位４ビツトは必ずゼロである。従ってＲコード４３
で指定可能なマイクロプログラムルーチンのエントリは
２５６個である。

第３２〜３７図に示すテスト命令のフォーマットの内、
Ｒコード４３を書換える命令は第３２図に示す第１ｉ！
続実行命令と第３４図に示す第１ステツプ実行命令とで
ある。この２つの命令が入力されるとＲコード４３の内
のＯＰＩフィールドとマイクロＲＯＭ番地を指定するフ
ィールド以外が書換えられる。曲フィールドは聞フィー
ルドに、ＯＰ２フィールドはＴＩ’Ａｌｌフィールドに
、ＲＳフィールドは５ＲＥＧフイールドに、＋１０フイ
ールドはＤＲＥＧフィールドに、−ＳフィールドはＺＳ
フィールドに、−〇フィールドはＺＤフィールドにそれ
ぞれ占換えられる。ＯＰＩフィールドとマイクロＲＯＭ
番地の上位８ビツトを示すフィールドはテスト命令取込
み前の値のまま保持される。

第３９図に具体的なプロセッサ命令のＲコード４３の例
を示す。各命令の意味は以下の通りである。

門ＯＶ、Ｗ　　１１２　、Ｍ団；レジスタ２から４ハイ
ドのデータをメモリへ転送する。

ＣＭＰ、Ｂ　　Ｒ８、ＲＯ：レジスタ８とレジスタ０の
各１バイトのデータを比較 する。

ＡＤＤ、Ｗ　　ＭＥＭ、Ｒ２：レジスタ２の４バイトの
データにメモリの４バイトの データを加算してレジスタ ２に格納する。

５）ＩＡ、Ｗ　　１２　ＪＯ：レジスタＯの４バイトの
データを２ビツト算術シフト する。

ＭＵＬ、ＨＲ７Ｒ１５ニレジスタフとレジスタ１５の各
２バイトのデータを乗算 してレジスタ１５に格納する。

ＪＭＰ　　　ａ（Ｒ３）　　：　レジスタ３の４バイト
のデータをアドレスとする番地 ヘジャンブする。

本発明のマイクロプロセッサではｊｌＯＶ、Ｗと八〇〇
、Ｗとは共に同しマイクロプログラムで処理されるため
マイクロプログラムルーチンを共有しており、マイクロ
ＲＯＭ番地は互いに等しい。また、各命令のオペランド
のレジスタ番号及びオペランドサイズがＲコード４３の
種々のフィールドにマイクロプログラムに対するパラメ
ータとして反映されている。

第４０図に具体的なテスト命令の例を示す。各命令の意
味は以下の通りである。

↑ＥＳＴＡＬＵＯＰＥ　　　：　　ＡＬＩＩの各種演算
機能をテストする第２連続実行命令。

ＹＥＳＴＡＡＤＤ　　　　ニオペランドアドレス計算部
をテストする第２連続実行 命令。

ＴＣ−Ｐ、Ｂ　ｌ？８．１１０　　：　Ｃ肝、Ｂ　Ｒ８
，ＩＩＯと同じマイクロプログラムルーチンを実 行する第１連続実行命令。

Ｓ３ＭＵＬ、ＨＲ７，Ｒ１５：　ＭＵＬ、ＩＩ　Ｒ７，
Ｒ１５ノマイクロプログラムルーチンのエンド リ番地から３番地光のマイ クロ命令を１つだけ実行す る第１ステツプ実行命令。

０ＵＴＰＩＪＴ　ｌ？３　　　−レジスタ３の４バイト
のデータをＡＡババス０とアドレス 出力回路５８とを通じてマイ クロプロセッサ外部へ出力 する第１連続実行命令。

ＩＮＰＩＩＴ　　Ｒ５：テーク演算部５６中のＤ［ｌレ
ジスタ２９の４バイトのデータ をレジスタ５へ転送する第 １連続実行命令。

テスト命令ではＲコード４３のＯＰｌを変更することが
できないため、上述のテスト命令の内、ＴＣＭＰＪある
いは５３ＭＵＬ、Ｈの命令を実行する前に、ＯＰＩが“
ｏｏｏｏ”になるプロセッサ命令をプロセッサモードで
実行しておく必要がある。しかし、本発明のマイクロプ
ログ、すではテスト命令の下位３２ビツトの各ビットの
設定を自由に行い得ることにより、テストモードでマイ
クロプログ・ノサの各部分を診断する診断専用のマイク
ロプログラムルーチンもプロセッサ命令のマイクロプロ
グ）ムルーチンもテスト命令で実行できる。

（７，２）　　ｒテスト結果の出力」 本発明のマイクロプロセッサがテストモードにおいてテ
スト結果を出力するタイミングをテスト命令の取込みタ
イミングと共に第６図のタイミングチャートに示す。

テストモードでは、アドレス出力回路５８はＡＡババス
０の内容で常時出力ピンＡＯ：３１を駆動しており、メ
モリサイクルは起動されない。テスト命令に従ってＡＡ
ババス０ヘテスト結果が出力されるとその値が出力ピン
ＡＯ：３１へ出力される。また、命令フェッチ部５１が
テストされる場合はテスト結果をＤＤハス１９とデータ
入出力回路５９とを介してマイクロプロセッサ外部へ出
力する。この際には出力ピンＡＯ：３１でテスト結果を
出力する場合と同じく、ＤＢＧＡＣＫＩビン１８のアサ
ート朋間中、データ入出力回路５９はＤＯババス９の内
容で人出力ビン００：３１を駆動する。この場合もメモ
リサイクルは起動されない。

（７，３）　　ｒステ、ブ実行命令の動作」本発明のマ
イクロプロセッサでは、ステップ実行命令を実行させる
と、マイクロ命令が１命令だけ実行され、次のテスト命
令を待機する状態となる。本発明のマイクロプロセッサ
ではステ・ノブ実行命令を実行する際は、マイクロ命令
の一部でありマイクロプログラムの実行シーケンスを制
御するシーケンスフィールドをマイクロシーケンサへ転
送する部分をハードウェア的にステップ実行命令の実行
状態とする。

第４８図は本発明のマイクロプロセッサのマイクロ命令
のフィールド分割を示す模式図である。

本発明のマイクロプロセッサのマイクロ命令は第４８図
に示すように１０種類のフィールドに分割される。各フ
ィールドはマイクロ命令デコーダによりデコードされ、
マイクロ命令で指定される全制御線と１対１に対応する
信号となる。マイクロプログラムの実行シーケンスを制
御するフィールドは６ビノトであり、ピノドパクンによ
り第４９図に示すような制御を行う。

第５０図はステップ実行命令を実行させるための制御回
路の構成を示す回路図である。

図中、６１はマイクロＲＯＭ１２から出力されたマイク
ロ命令の６ビツトのシーケンスフィールド６６をランチ
するシーケンスフィールド出力ラッチである。

６２はＩＲＬＯ：２ピン１６から取込まれたテスト命令
の上位３ビツトをランチするＩＲｌ、入力ラッチである
。

６３はＩＲＬ入カラソチ６２の出力６５に従ってシーケ
ンスフィールド出力ラッチ６１の出力６７を次に実行す
べきマイクロ命令の番地を決定するマイクロシーケンサ
６４へそのまま信号線６８を介して出力するか、あるい
は強制的にｒｏｌｏｌｌＮにした上で信号線６８を介し
て出力するかを制御するマイクロシーケンス変更回路で
ある。

ステップ実行命令では第３４図及び第３５図に示すよう
に、命令の上位２ビツトが「１１」であり、このときマ
イクロシーケンス変更回路はシーケンスフィールド出力
ラッチ６１の出力６７の値に拘わらすｒｏｌｏｌｌｌＪ
を信号線６８へ出力する。第４９図に示すようにｒｏｌ
ｏｌｌｌＪはマイクロプログラムルーチンの終了を示す
ビットバタンであり、マイクロシーケンサ６４はマイク
ロプログラムが終了して次のテスト命令の入力待ち状態
となる。

シーケンスフィールド出力ラッチ６１の出力６７はデー
タ演算部５６へも供給されている。データ演算部５６は
この信号に従って作業用スタックポインタ値の正規スタ
ックポインタへの転送、あるいは作業用ステータスフラ
ッグの正規プログラムステータスレジスタへの転送等を
行う。このため、データ演算部５６へ供給されるシーケ
ンスフィールド出力ラッチ６１の出力信号は本来のマイ
クロ命令で指定されたピントバタンである出力６７とす
る。これによりデータ演算部５６はステップ実行命令を
実行する場合もその他の場合と同じ動作をする。

（７，４）　　ｒ自己診断機能」 本発明のマイクロプロセッサではテスト命令で起動する
診断用マイクロプログラムルーチン以外にも、マイクロ
プロセッサがリセットされた場合に、各部を自己診断す
るマイクロプログラムルーチンが内蔵されている０本発
明のマイクロプロセッサではマイクロＲＯＭ１２．命令
デコード部５２．オペランドアドレス計算部５４．デー
タ演算部５６の各部を自己診断する。第４１図に本発明
のマイクロプロセッサの自己診断用のマイクロプログラ
ム全体の処理手１１ｉ￥のフローチャートを示す。

自己診断は本発明のマイクロプロセッサをテストモード
にして実行される。本発明のマイクロプロセッサでは自
己診断のために２つのカウンタと４つのリニアフィード
バンクシフトレジスタとが内蔵されている。

カウンタは自己診断のためのデータ発生器として動作し
、リニアフィードバンクシフトレジスタは疑似乱数発生
器またはデータ圧縮器として動作する。リニアフィード
バックシフトレジスタを疑似乱数発生器あるいはデータ
圧縮器として使用する手法、リニアフィードバックシフ
トレジスタを使用してＬＳＩに自己診断機能を持たせる
手法については国中、［テストの手を借りずにテストが
できる論理ＬＳＴ　Ｊ　、日経エレクトロニクス、１９
８３年６月２０号、ｐｐ、　１２４−１３３で述べられ
ている。

まず、プロセッサ各部の初期設定のためのりセットシー
ケンスのマイクロプログラムの最後でプロセッサモード
からテストモードに遷移し、マイクロＲＯ？１１２のテ
ストシーケンスの先頭ヘジャンブする。これにより、マ
イクロＲＯＭ１２の自己診断が実行される。マイクロＲ
ＯＭ１２の自己診断の結果が′０番の汎用レジスタのビ
ット３１に反映された後、命令デコート′部５２を診断
するためのテストシーケンスの先頭ヘジャンプする。

命令デコード部５２の自己診断が実行され、その結果が
０番の汎用レジスタのビット３０に反映された後、オペ
ランドアドレス計算部５４を診断するためのテストシー
ケンスの先頭ヘジャンブする。

オペランドアドレス計算部５４の自己診断が実行され、
その結果が０番の汎用レジスタのビット２９に反映され
た後、データ演算部５６を診断するためのテストシーケ
ンスの先頭ヘジャンブする。

データ演算部５６の自己診断が実行され、その結果が０
番の汎用レジスタのビット２８に反映された後、テスト
モードからプロセッサモードへ遷１多する。

（７，４，１）　　ｒマイクロＲＯＭの自己診断」本発
明のマイクロプロセッサでは自己診断時に、マイクロプ
ログラムカウンタ１１をゼロから順番にカウントアツプ
してマイクロＲＯＭ１２中のマイクロ命令を順次的に続
出し、それをマイクロＩ？０Ｍ１２の出力部にある第１
リニアフイードバツクシフトレジスタＬＦＳＩ？２４で
データ圧縮する。データ圧縮結果が特定の値になったか
否かは１ビツトで示され、それをマイクロプログラムで
読取る。本発明のマイクロプロセッサのマイクロＩ？０
Ｍ１２の自己診断用マイクロプログラムルーチンのフロ
ーチャートを第４２図に示す。

まず、プロセッサ各部の初期設定のためのりセットシー
ケンスのマイクロプログラムの最後でプロセッサモード
からテストモードに遷移し、マイクロＲＯＭ１２のテス
トシーケンスの先頭ヘジャンプする。そして、マイクロ
プログラムカウンタに“０”がセントされ、第１リニア
フイードバツクシフトレジスクＬＦＳＲ２４が初期化さ
れる。

次にマイクロプログラムカウンタが順次インクリメント
され、その時点のマイクロｌ？０Ｍ１２の出力が第１リ
ニアフイードハツクシフトレジスタＬＰＳＲ２４でデー
タ圧縮されて蓄積される。

圧縮されたデータの最終結果が総て“０″であるか否か
を示す１ビツトがチエ７りされ、ＹＥＳであれば０番の
汎用レジスタのビット３１が”０”にされ、１１０であ
れば０番の汎用レジスタのビット３１力＜”１“にされ
る。この後、命令デコード部５２のテストシーケンスへ
ジャンプする。

また、マイクロＲｏｔ’１１２の出力部の第１リニアフ
イードバツクシフトレジスタＬＰＳＲ２４には１つのマ
イクロ番地（Ｈ’９ＦＦ番地：Ｈ゛は１６進数を表す）
が割当てられており、＋＋’９ＦＦ番地のマイクロ命令
をステップ実行命令で実行すると第１リニアフイードバ
ツクシフトレジスタＬＦＳＲ２４の内容がマイクロ命令
として実行される。

（７，４，２）　　ｒ命令デコード部の自己診断機能」
本発明のマイクロプロセッサの命令デコード部５２は入
力部に１７ビツトのカウンタ２８を有し、Ｒコードラッ
チ部１４とＡコードラッチ部１５とにデータ圧縮器とし
て第２．第３リニアフイードバツクシフトレジスタＬＦ
ＳＲ２５，２６を有する。リセット時にはカウンタ２８
から１７ビツトのビンドパクンをｒＢ’ｏ。

０００００００００００００００ＪからｒＢ’１１１１
１１１１１１１１１１１１１Ｊまですべての種類発生し
てそのビットバタンをデコードし、デコード結果を上記
の２つのデータ圧縮器としての第２．第３リニアフイー
ドバンクシフトレジスタＬＦＳＲ２５，２６へ人力する
。データ圧縮結果が特定の値になったか否かは各１と７
）で示され、マイクロプログラムでそれを読取ることが
できる。本発明のマイクロプロセッサの命令゛テコ−１
部５２の自己診断用マイクロプログラムルーチンのフロ
ーチャートを第４３図に示す。

まず、第２．第３リニアフイードバツクシフトレジスタ
ＬＦＳＩ１２５．２６が初期された後、命令デコード部
５２の人力部の１７ビフトカウンタ２８が“０”に初期
化される。

カウンタ２８がｊ順次インクリメントされ、その時屯の
命令デコード部５２の出力を第２リニアフイードバツク
シフトレジスタしＦＳＲ２５と第３リニアフイードバツ
クシフトレジスタＬＦＳｌ？２６とでデータ圧縮してＭ
積する。

圧縮されたデータの最終結果が双方共総て“Ｏ”である
か否かがチエツクされ、ＹＥＳであれば０番の汎用レジ
スタのビット３０が“０″にされ、Ｎｏであれば０番の
汎用レジスタのビット３０が１”にされる。この後、オ
ペランドアドレス計算部５４のテストシーケンスへジャ
ンプする。

（７，４，３）　　ｒデータ演算部とオペランドアドレ
ス計算部の自己診断機能」 データ演算部５６とオペランドアドレス計算部５４との
自己診断時にはマイクロプロセッサ外部からのデータ入
力とマイクロ番地セνす外部へデータ出力は行われない
。データ演算部５６とオペランドアドレス計算部５４と
の自己診断に使用するデータはデータ演算部にある疑似
乱数発生器兼データ圧縮器である第４リニアフイードバ
ツクシフトレジスタＬＰＳＲ２７または定数ＲＯＭある
いはマイクロ命令中のリテラルフィールドから得る。

自己診断結果は第４リニアフイードバツクシフトレジス
タＬＦＳＲ２７あるいはレジスタへ出力される。

自己診断の結果、マイクロプロセッサに不具合があるか
否かの判断はリセット後に汎用レジスタの内容をプロセ
ッサ命令で読出すことにより行う。

本発明のマイクロプロセッサのマイクロプログラムでは
第４リニアフイードバツクシフトレジスタＬＰＳＲ２７
は１つのワーキングレジスタとして指定することが可能
であり、乱数発生器として第４リニアフイードバンクシ
フトレジスタＬＰＳＲ２７の内容を読出すこと及びデー
タ圧縮器として第４リニアフイードバツクシフトレジス
タＬＰＳＲ２７へデータを書込むことをマイクロプログ
ラムで指定すること（７，５）　　ｒスキャンパス」 本発明のマイクロプロセッサでは、第１図に示す様に、
マイクロＲＯＭ１２の出力部とＲコードランチ部１４と
Ａコードラッチ部１５の３つのリニアフィードバックレ
ジスタＬＰＳＲ２４，２５，２６のシフトパスとが結合
されていて１つのスキャンパスとして構成されている。

スキャンパス命令により、これらのリニアフィードバッ
クシフトレジスタＬＦＳＲ２４，２５，２６に任意の値
を設定すること及びこれらのリニアフィードバンクシフ
トレジスタＬＰＳＲ２４，２５，２６の（直を読出ずこ
とが可能である。本発明のマイクロプロセッサではこの
スキャンパス命令でＯＰＩフィールドを含む全Ｒコード
フィールドの書換えを行う、また、スキャンパス命令で
は、Ｒコード４３及びＡコード４２に必要な値をセット
することにより故障原因の解明を行い、故障する可能性
が高い部分と低い部分との特定等を行う。

本発明のマイクロプロセッサは上述のスキャンパスを用
いて外部から任意のマイクロ命令を第１リニアフイード
バンクシフトレジスタＬＰＳＲ２４にセットし、それを
実行することができる。

ここで、スキャンパスにより外部から入力したマイクロ
命令を実行する手順を説明する。第５２図は第１リニア
フイードバツクシフトレジスタ［、ＦＳＲ２４を含むマ
イクロＲＯＭ１２の構成を示すブロック図である。

マイクロプログラムカウンタ１１から人力されたアドレ
ス７０はアドレスデコーダ７１でデコードされ、ＲＯ門
アレイ７２に記憶されているマイクロ命令がＲＯＭアレ
イ７２の出力１３号７６として第１リニアフイードパ、
クシフトレジスタＬＰＳＲ２４へ入力され、信号７５が
“１″になるタイミングで第１リニアフイードバツクシ
フトレジスタＬＰＳＲ２４の内容が書換わり、マイクロ
ＲＯＭ１２の出力信号としてマイクロ命令実行側”＋’
ＪＵ部１３部用３される。

アドレスデコーダ７１はアドレス７０が１６進数で９Ｆ
Ｆである場合に第１　ＬＦＳＩＩ内容書喚え禁止信号７
１を“１”にし、その他のアドレスである場合は同信号
７１を“０”にする。従って第１リニアフイードバツク
シフトレジスタＬＰＳＲ２４の入力指示信号７４により
出力信号７６の取込みが指示されてもアドレス７０が１
６進数で９ＦＦであれば信号７５は０＃を維持し、第１
リニアフイードバツクシフトレジスタＬＰＳＲ２４の内
容は１変えられない。

従って、スキャンバス命令により実行したいマイクロ命
令を第１リニアフイードバツクシフトレジスタＬＰＳＲ
２４にセントし、次にマイクロＲＯＭ番地が１６進数で
９ＰＦのマイクロ命令を実行させるためのテスト命令を
実行すると、第１リニアフイードバツクシフトレジスタ
ＬＰＳＲ２４にスキャンインされたマイクロ命令が実行
される。

（７，６）　　ｒテストモードとプロセッサモードの切
換え」 本発明のマイクロプロセッサではテストモードとプロセ
ッサモードの切換えをマイクロ命令セ。

すをリセットすることなしに行い得るように構成しであ
る このため、本発明のマイクロプロセッサをＬＳＩテスタ
でテストする場合はテスト命令とプロセノサ命令を組合
わせて使用する。テストモードとプロセッサモードとの
切換えの状態を概念図として第５１図に示す。

プロセッサモードからテストモードへの遷移はテスト割
込みにより可能であり、テストモードからプロセッサモ
ードへの遷移は専用のテスト命令（ＥＯＴ命令）の実行
により可能である（７．６．１）　　ｒテストモードへ
の遷移」プロセッサモードからテストモードへの遷移は
専用の割込みであるテスト割込みにより可能である。

テスト割込みはＴεＳＴ！ビンのアサートにより受付け
られる。なお、このテスト割込みはプロセッサ命令の切
れ目で受付けられるマスク不可能割込みである。

本発明のマイクロプロセッサでは、テスト割込みを受付
けた場合には、各種のレジスタやランチの内容をテスト
割込みを受付けた直前に実行した命令の終了状態のまま
保持してプロセッサモードからテストモードに遷移し、
テスト命令入力待ち状態となる。

（７，６，２）　　ｒテストモードへの遷移」テストモ
ードからプロセッサモードへの遷移はは専用のテスト命
令（ＥＯＴ命令）の実行により可能である。

本発明のマイクロプロセサでは、テストモードでＥＯＴ
命令を実行した場合には、各種のレジスタ及びラッチの
内容がＥＯＴ命令を実行する前の値に保持されたままで
テストモードからプロセッサモードに遷移し、特定の作
業用レジスタ　（ＥＢレジスタ）の内容をＰＣ値として
そのＰＣ値からプロセッサ命令の実行が開始される。Ｅ
Ｂレジスタはマイクロプログラムから操作可能なレジス
タであり、Ｆ、ＯＴ命令の実行直前にＥＢレジスタの債
をテスト命令でセットすることにより、プロセッサモー
ドに遷移した後、任意のＰＣ値からプロセッサ命令を実
行することが可能である。

（７，７）　　ｒ各部のテスト動作」 ここで、本発明のマイクロプロセッサを診断するための
テスト動作の例を述べる。このテスト動作は例えばＬＳ
Ｉテスタを用いて容易に行うことができる。

（７，７，１）ｒ？イクＯＲＯＭ部」 マイクロＲＯＭ部５５のテストはリセット時の自己診断
によるマイクロＲＯＭ１２のテストと、プロセッサモー
ドでの各命令の実行及びテストモードでの各テスト命令
の実行により行われる。

（７，７，２）　　ｒ命令フェッチ部」命令フェッチ部
５１には命令キューとブランチバッファとがある。この
２つは専用のテストシーケンスによりテストモードとプ
ロセッサモードとを■合わせてテストする。命令フェッ
チ部５１のテスト動作のフローチャートを第４４図に示
す。

命令キュー及びブランチバッファは一種のＲＡＭであり
、第４４図のフローチャートに従ってテストシーケンス
を書込むデータ値を種々　（オール“１′オール“Ｏ”
あるいはランダム数等）に変化させて実行することによ
りテストする。

まず、テスト割込みによりプロセッサモードがらテスト
モードへａ　Ｂする。テスト命令により命令フェッチ部
５１を命令キュー出力停止状態とする。

次に、ロード命令により命令キューのテストのために命
令キューに書込む４ワードのデータの先頭番地ＡをＤＤ
レジスタ２９に書込む、テスト命令により番地ＡをＥＢ
レジスタへ転送する０次に、ＥＯＴ命令を実行し、命令
フェッチ部５１を命令キュー出カ停止状態のままでプロ
セッサモードへ遷移させる。

プロセッサモードで命令フェッチ部５１は番地へから４
ワードのデータをフェッチする。これにより命令キュー
がフル状態になる。

再度テスト割込みによりテストモードへ遷移し、テスト
命令により命令キューの内容をＤＤババス９とデータ人
出力回路５９とを通じてプロセッサ外部へ読出す、テス
ト命令により命令フェッチ部５１の命令キュー出力停止
状態を解除する。更に、テスト命令により命令フェッチ
部５１を命令キュー常時空状態にする。

ロード命令によりブランチバッファのテストのためにブ
ランチバッファに書込まれるデータの先頭番地ＢをＤＤ
レジスタ２９に書込む。テスト命令により番地ＢをＥ８
レジスタへ転送する。次に、ＨＯＴ命令を実行し、命令
フェッチ部５１を命令キュー常時空状態のままでプロセ
ッサモードに遷移させる。

命令フェンチ部５１がＢ番地から２５６バイトのデータ
をフェッチし、ブランチバッファの全エントリにテスト
データを書込む。

再度テスト割込みによりテストモードへ遷移し、テスト
命令によりブランチバッファの内容をＤＤババス９とデ
ータ入出力回路５９とを通じてプロセッサ外部へ続出す
。テスト命令により命令フェッチ部５１の命令キュー常
時空状態を解除する。更に、［ＯＴ命令によりプロセッ
サへ遷移する。

（７，７，３）　　ｒ命令デコード部」命令デコード部
５２のテストはリセット時の自己診断による全ピノドパ
クンに対するデコードとプロセッサモードでの各種プロ
セッサ命令の実行とにより実行される。

命令デコード部５２に故障がある場合の故障場所の特定
あるいはより完全なテストを行う場合には、Ｒコードラ
ンチ部１４とＡコードランチ部１５とにある第２及び第
３リニアフイードバツクシフトレジスタＬＰＳＲ２５，
２６の値をスキャンパス命令で読出す。

（７，７，４）　　ｒオペランドアドレス計算部」オペ
ランドアドレス計算部５４はリセット時の自己診断によ
る簡易テストの他、テストモード及びプロセンサモード
での詳細テストも行える。

テストモードではスキャンパス命令を用いてＡコードラ
ンチ部１５の第３リニアフイードバンクシフトレジスタ
ＬＦＳＲ２６に種々のＡコード４２の値をセットするこ
とにより、非常に詳細なテストや故障の特定が行える。

テストモードとプロセンサモードとを組合わせて行われ
るオペランドアドレス計算部５４のテスト動作の一例の
フローチャートを第４５図に示す。

Ａコード４２でメモリ間接アドレッシングを指定するこ
とによりオペランドアドレス計算部５４のテスト結果を
ＡＡババス０．アドレス出力回路５８を介して外部へ読
出すことができる。第４５図の動作を種々のデータにつ
いて行うことによりオペランドアドレス計算部５４の詳
細なテストが行える。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテスト用データをロードした後、テスト割
込みによりテストモードに遷移する。

データ演算部５６の汎用レジスタからオペランドアドレ
ス計算部５４のベースアドレスレジスタにベースアドレ
ス値をロードするだめの制御コードを含むＡコード４２
を、スキャンパスにより第３リニアフイードバツクシフ
トレジスタＬＰＳＲ２６にセットする。

Ａコードに従ってオペランドアドレス計算部５４を動作
させるテスト命令を実行する。

次に、データ演算部５６の汎用レジスタからオペランド
アドレス計算部５４のインデックスアドレスレジスタに
インデックスアドレス値をロードし、ベースアドレス値
とインデックスアドレス値とディスプレースメント値と
を３値加算し、その加算結果によりメモリ間接アドレッ
シングをする制御コードとディスプレースメント値を含
むＡコード４２とをスキャンパス命令により第３リニア
フイードバンクシフトレジスタＬＰＳＲ２６にセットす
る。

Ａコード４２に従ってオペランドアドレス計算部５４を
動作させるテスト命令を実行し、３値加算結果をＡＡバ
バス０．アドレス出力回路５８を通じて外部へ出力する
。この後、ＥＯＴ命令を実行してプロセッサモードへ遷
ｆ多する。

（７，７，５）　　ｒデータ演算部」 データ演算部５６はリセット時の自己診断による簡易テ
ストの他、テストモード及びプロセッサモードでの詳細
テストも行える。

テストモードではスキャンパス命令を用いてＲコードラ
ンチ部１４の第２リニアフイードハツクシフトレジスタ
ＬＰＳＲ２５に種々のＲツー１゛４３の値をセットする
ことにより、非常に詳細なテスト及び故障の特定が行わ
れる。データ演算部５６の故障原因を特定する場合には
外部からスキャンパス命令で任意のマイクロ命令を第１
リニアフイードバツクシフトレジスタＬＦＳＩ１２４に
セットしてこの命令を実行させることにより、マイクロ
１１０Ｍ１２には存在しない種々のマイクロ命令を実行
させてより自由度の高いテストを実行する。第１リニア
フィードバツタシフトレジスタＬＰＳＲ２４にセントし
たマイクロ命令を用いたデータ演算部５６の故障原因特
定動作の一例のフローチャートを第４６図に示す。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテストプログラムをロードする１次に、テ
スト割込みによりテストモードに遷移する。

スキャンバス命令により第１リニアフイードバツクシフ
トレジスタＬＰＳＲ２４に故障診断用マイクロ命令旧を
セントする。Ｉ（’９ＦＦ（Ｈ’は１６進数を表す）番
地のマイクロ命令を実行するステップ実行命令によりマ
イクロ命令Ｍ１を実行する。

スキャンパス命令により第１リニアフイードバツクシフ
ト・レジスタＬＰＳＲ２４に故障診断用マイクロ命令間
をセントする。ｌ＋’９ＦＦ番地のマイクロ命令を実行
するステップ実行命令によりマイクロ命令Ｍ２を実行す
る。この結果は汎用レジスタに保持される。

テスト命令により、汎用レジスタに保持されているマイ
クロ命令村の実行結果をプロセッサ外部へ読出す。この
後、８０↑命令を実行してプロセッサモードへ遷移する
。

次に、ステップ実行命令を使用してマイクロプログラム
ルーチンをステップ実行し、データ演算部の故障原因を
特定する動作の一例のフローチャートを第４７図に示す
。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテストデータをロードする。

次に、テスト割込みによりテストモードに遷移させ、乗
算を実行するためのマイクロプロゲラトルーチンの第１
のステップをステップ実行命令により実行する。テスト
命令によりＡＬＵ出力ラッチの中間結果を外部へ読出す
。

次に、乗算を実行するためのマイクロプログラムルーチ
ンの第２のステップをステップ実行命令により実行する
。テスト命令によりＡＬＵ出力ラノうの中間結果を外部
へ読出す。

上述の処理を反復する。

乗算を実行す、るためのマイクロプログラムルーチンの
最終ステップをステップ実行命令により実行する。

テスト命令により乗算結果を外部へ読出す、この後、８
０丁命令を実行してプロセンサモードへ遷移する。

この例では乗算を行うマイクロプログラムルーチンを１
ステツプずつ実行して中間結果を順次マイクロプロセッ
サ外部へ読出している。乗算を行うマイクロプログラム
ルーチンが正しく動作しない故障が生じている場合、こ
のテスト方法により！ＩＬＵでの途中の演算に故障があ
るのが、マイクロプログラムルーチンの最終ステップを
実行する際に演算結果を転送する回路に故障があるのが
等、ｔｍ　ｒ本発明の他の実施例」 上述の実施例ではマイクロプログラム制御のマイクロプ
ロセッサについて述べているが、本発明はマイクロプロ
グラム制御でないマイクロプロセッサにも適用すること
が可能である。

また、上述の実施例ではテスト命令により容易にテスト
可能な機能ブロックをマイクロプログラムを構成する一
部の機能ブロックに限っているが、ＰＣＣ演算部５算 命令をサポートすることも勿論可能である．また、テス
ト命令の種類及びフォーマントを種々追加することも勿
論可能である。

［発明の効果］ 以上のように本発明のマイクロプロセッサでは、パイプ
ライン処理により高速処理を行う第１の命令体系として
の通常のプロセッサ命令群の他にマイクロプロセッサを
診断する第２の命令体系としてのテスト命令群を有して
いる。そして、テストモードで種々のテスト命令を実行
することを可能に構成しているため、マイクロプロセッ
サのテスドブログラム設計が容易になり、従来のマイク
ロプロセンサに比してテストプログラム設計人工が大幅
に削減される。

プロセッサモードからテストモードへの遷移は専用の外
部割込みであるテスト割込みにより実行されるため、任
意の命令の切れ目においてテストモードを起動すること
が可能である。そして、この際にはマイクロプロセッサ
により操作される種々のレジスタの内容が保持された状
態でテストモードが起動される。従って、プロセッサモ
ードにおいてプロセッサによりセントされている種々の
レジスタのデータをテストモードにおいて使用すること
が可能である。また、マイクロプロセッサが応用システ
ムに組込まれた後は、テスト割込みピン（ＴＥＳＴＩ）
は電源電位に固定されるので、ソフトウェアのバグ等の
影響により誤ってテストモードへ遷移する等の事態は可
避される。

テストモードからプロセッサモードへの遷移は専用のテ
スト命令（ＥＯＴ命令）により実行される。

この際、マイクロプロセッサの種々のレジスタの内容は
保持されたままであるので、テストモードにおいてプロ
セッサの各部を診断した結果をプロセッサモードに遷移
後にプロセッサ命令により操作することも可能になる。

従って、本発明のマイクロプロセッサでは、テストモー
ドとプロセッサモード相互間をリセット無しで自由に行
き来可能なので、プロセッサ命令とテスト命令とを任意
に組合わせてテストプログラムを設計することが出来、
テストプログラム設計に要する人工を大幅に削減するこ
とが可能になる。就中、マイクロプロセッサがＬＳＩの
マスクバタン設計のマージン不足に起因して故障を起こ
す確率が高い部分を含むために歩留りが低い場合にも、
故障発生の状況に応じてテストプログラムを設計するこ
とが容易で且つ短時間に少ない人工で種々のテストプロ
グラムが設計出来るので、故障発生場所の特定作業が高
効率で行える。

【図面の簡単な説明】

第１図は本発明のマイクロプロセッサのテストモードで
の動作状態の概念を示すブロック図、第２図は本発明の
マイクロプロセッサの一構成例を示すブロック図、 第３図は本発明のマイクロプロセッサの外部ピンを示す
模式図、 第４図は本発明のマイクロプロセッサのパイプライン処
理の概要を示す模式図、 第５図は本発明のマイクロプロセッサの基本メモリアク
セスサイクルのタイミングチャート、第６図は本発明の
マイクロプロセッサのテスＩ・命令の取込みとテスト結
果の出力状態を示すタイミングチャート、 第７図は従来のマイクロプロセッサの一構成例を示すブ
ロック図、 第８図は本発明のマイクロプロセッサのメモリ上での命
令の並び方を示す模式図、 第９図から第１７図は本発明のマイクロプロセッサのプ
ロセッサ命令のフォーマントを示す模式図、第１８図か
ら第３１図は本発明のマイクロプロセッサのプロセッサ
命令のアドレッシングモードを説明するための模式図、 第３２図から第３７図は本発明のマイクロプロセッサの
テスト命令のフォーマットを示す模式図、第３８図は本
発明のマイクロプロセ・ンサのプロセッサ命令のデコー
ド結果であるＲコードのフォーマントを示す模式図、 第３９図は本発明のマイクロブロセ・ノサのプロセッサ
命令のデコード結果であるＲコードの例を示す模式図、 第４０図は本発明のマイクロプロセッサのプロセッサ命
令のテスト命令の例を示す模式図、第４１図は本発明の
マイクロプロセフすの自己診断用のマイクロプログラム
ルーチンのフローチャート、 第４２図は本発明のマイクロプロセッサのマイクロＲＯ
Ｍの自己診断用のマイクロプログラムルーチンのフロー
チャート、 第４３図は本発明のマイクロブロセ、すの命令デコード
部の自己診断用のマイクロプログラムルーチンのフロー
チャート、 第４４図は本発明のマイクロプロセッサの命令フエッチ
部のテストシーケンスの一例を示すフローチャート、 第４５図は本発明のマイクロプロセッサのアドレス計算
部のテストシーケンスの一例を示すフローチャート、 第４６図はスキャンパス命令を用いた本発明のマイクロ
プロセッサのデータ演算部の故障原因特定動作の一例を
示すフローチャート、 第４７図はステップ実行命令を用いた本発明のマイクロ
プロセッサのデータ演算部の故障原因特定動作の一例を
示すフローチャート、 第４８図はマイクロ命令フィールドを示す模式図、第４
９図はマイクロ命令のシーケンスフィールドを示す模式
図、 第５０図はステップ実行命令のための制御回路の構成を
示すブロック図、 第５１図はプロセッサモードとテストモードの遷移状態
の概念を示す模式図、 第５２図はマイクロＲＯＭの一構成例を示すブロック図
である。 １０・・・マイクロシーケンス制御部　　１３・・・マ
イクロ命令実行制御部　　５１・・・命令フェッチ部５
２・・・命令デコード部　　５６・・・データ演算部な
お、各図中同一符号は同−又は相当部分を示す。

Claims (3)

【特許請求の範囲】
1. （１）第１の命令体系の命令を外部からフェッチする命
   令フェッチ部と、 前記命令をデコードする命令デコード部と、前記命令と
   これとは異なる第２の命令体系 の命令とに従ってデータに対する演算を実行する演算部
   と、 前記第１の命令体系の命令により操作されるレジスタと
   、 前記第１のモードにおいては、前記第１の命令体系の命
   令に従って前記命令フェッチ部と前記命令デコード部と
   前記演算部とを相互に関連させて並列動作させることに
   よりパイプライン処理を実行し、前記第２のモードにお
   いては、前記第２の命令体系の命令に従って前記命令フ
   ェッチ部または前記命令デコード部または前記演算部の
   内の少なくとも１つを診断する手段と、 前記第１のモードにおいて前記第１の命令体系の命令の
   切れ目で所定の信号入力があった場合に、前記レジスタ
   の値をその時点の値に保持したまま前記第１のモードか
   ら前記第２のモードへ遷移する手段と を備えたことを特徴とするマイクロプロセッサ。
2. （２）第１の命令体系の命令を外部からフェッチする命
   令フェッチ部と、 前記命令をデコードする命令デコード部と、前記命令と
   これとは異なる第２の命令体系 の命令とに従ってデータに対する演算を実行する演算部
   と、 前記第１の命令体系の命令により操作されるレジスタと
   、 前記第１のモードにおいては、前記第１の命令体系の命
   令に従って前記命令フェッチ部と前記命令デコード部と
   前記演算部とを相互に関連させて並列動作させることに
   よりパイプライン処理を実行し、前記第２のモードにお
   いては、前記第２の命令体系の命令に従って前記命令フ
   ェッチ部または前記命令デコード部または前記演算部の
   内の少なくとも１つを診断する手段と、 前記第２のモードにおいて前記第２の命令体系の所定の
   命令が実行された場合に、前記レジスタの値を前記所定
   の命令の実行が終了した時点の値に保持したまま前記第
   ２のモードから前記第１のモードへ遷移する手段と を備えたことを特徴とするマイクロプロセッサ。
3. （３）第１の命令体系の命令を外部からフェッチする命
   令フェッチ部と、 前記命令をデコードする命令デコード部と、前記命令と
   これとは異なる第２の命令体系 の命令とに従ってデータに対する演算を実行する演算部
   と、 前記第１の命令体系の命令により操作されるレジスタと
   、 前記第１のモードにおいては、前記第１の命令体系の命
   令に従って前記命令フェッチ部と前記命令デコード部と
   前記演算部とを相互に関連させて並列動作させることに
   よりパイプライン処理を実行し、前記第２のモードにお
   いては、前記第２の命令体系の命令に従って前記命令フ
   ェッチ部または前記命令デコード部または前記演算部の
   内の少なくとも１つを診断する手段と、 前記第１のモードにおいて前記第１の命令体系の命令の
   切れ目で所定の信号入力があった場合に、前記レジスタ
   の値をその時点の値に保持したまま前記第１のモードか
   ら前記第２のモードへ遷移し、前記第２のモードにおい
   て前記第２の命令体系の所定の命令が実行された場合に
   、前記レジスタの値を前記所定の命令の実行が終了した
   時点の値に保持したまま前記第２のモードから前記第１
   のモードへ遷移する手段と を備えたことを特徴とするマイクロプロセッサ。