JPH035835A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はマイクロプログラムにより制御されるマイクロ
プロセッサに関し、更に詳述すれば、通常のモードにお
いてはパイプライン動作により命令を高速処理し、テス
ト時には専用のモードでテスト専用の命令を実行して内
部の各機能ブロックを診断するｍ能を備えることにより
、テストを容易化したマイクロプロセッサに関する。

［従来の技術］ 従来のマイクロプロセンサは単一の命令体系を有し、そ
の命令体系を高速で実行するためにマイクロプロセッサ
内部を種々の機能ブロックに分割し、それらの各ブロッ
クをパイプライン処理の原理に基づいて並列動作させる
ような構成が一般的である。

第７図は従来のマイクロプロセッサの全体構成の一例を
示すブロック図である。

第７図において、１０１は命令フェッチ部であり、アド
レス出力回路１０８を通じてアドレスをマイクロプロセ
ッサ外部のメモリへ送出し、データ入出力回路１０９を
通じて命令をフェッチする。

１０２は命令デコード部であり、命令フェッチ部１０１
から命令を受取ってデコードし、その命令の実行に必要
な情報を出力する。

１０３は命令実行制御部であり、命令デコード部１０２
から出力されたマイクロプログラムエントリアドレス、
あるいはマイクロＲＯＭ１０７に格納されている命令を
実行するために汎用レジスタ番号、オペランド、データ
サイズ等の情報に基づいて生成されたマイクロプログラ
ムエントリアドレスをマイクロプログラムカウンタ１０
６へ出力する。マイクロプログラムカウンタ１０６によ
って次々に示されるアドレスによりマイクロＲＯＭ１０
７から出力されたマイクロ命令と命令デコード部１０２
から出力された他の情報とにより、命令実行制御部１０
３は命令実行部１０５を制御して命令を実行させる。

１０４はオペランドアクセス部であり、命令実行に際し
て必要になるオペランドがメモリにある場合は、そのア
ドレスをアドレス出力回路１０８を通してマイクロプロ
セッサ外部のメモリへ出力することにより、必要なオペ
ランドをデータ入出力回路１０９を通じてフェッチする
。またオペランドをメモリに格納する必要がある場合は
、オペランドアクセス部１０４はそのアドレスをアドレ
ス出力回路１０８を通じてマイクロプロセッサ外部のメ
モリへ出力すると共に、必要なオペランドをデータ入出
力回路１０９を通じて出力することにより、メモリに格
納する。

命令フェッチ部１０１．命令デコード部１０２．命令実
行部１０５等の！ａ能プロ、りは相互に関連して並列動
作することにより、複数の命令をパイプライン処理の原
理に従い同時に処理する。パイプライン処理により複数
の命令を同時に処理し、高性能化を行ったマイクロプロ
セッサとしては、たとえば［＋、Ｓ、Ｐ、Ｎ１４４０２
０４２ｍ１’１ｌｃＲＯＰＲＯｃＥｓｓＯ１ｌ　ＳＹＳ
ＹＴＥＭ　［Ｔｌ１ＩＮＳＴＲＵＣＴＴＯＮ　ＰＩ？Ｅ
−ＦＥＴＣＨ″に開示されている。

また、高性能化を目的とした上述のようなパイプライン
処理のための命令体系とは別に、既存のソフトウェアを
利用するだめの命令体系も実行可能なマイクロプロセッ
サも知られている。そのようなマイクロプロセッサの一
例としては、佐藤他「仮想記憶管理機構と浮動小数点演
算機能を内蔵した３２ビットマイクロプロセッサＶ６０
Ｊ　、日経エレクトロニクス、１９８６年３月２４日号
、ｎｏ、３９１、ｐρ：１９９−２６４．が知られてい
る。

従来のマイクロプロセッサでは、その各ａ能ブロックの
テストに際し、上述のようなバイブライン動作の高性能
な実行を目的とする命令体系または既存のソフトウェア
を利用するための命令体系を用いてマイクロプロセッサ
の動作を診断する。

これらの命令体系では、マイクロプロセッサ内部の複数
の機能ブロックがパイプライン動作同様に並列に動作す
る。命令を実行する際は、各機能ブロックが相互に関連
して並列に動作するため、動作パタンの数が膨大となり
テストすべき項目の数も比例して増加する。しかも、マ
イクロプロセッサは単一のＬＳＩチップ上に実現されて
いるため、外部ビン以外の電気的接続点の電位あるいは
電流を観測することは非常に困難であり、テストコスト
の観点から外部ビンの情報のみにてマイクロプロセッサ
をテストすることが望ましい。

また、マイクロプロセッサの各部を診断するには、プロ
セッサ内部の各種のラッチの内容を初期設定する命令を
事前に実行したり、診断対象とする機能ブロック以外の
機能ブロックが診断に悪影響を及ぼさないないような命
令の組合せでテストプログラムを記述する必要がある。

このため、テストプログラムの設計が非常に難しくなる
と共に設計人工も多数必要とする。特に、試作等により
製作されたマイクロプロセッサが設計仕様通りに動作し
ない場合の原因究明は困難を極める。

このような問題を解決するためのマイクロプロセッサ等
のＬＳＩのテストの容易化の一方法として、ＬＳＩ内部
のランチをシフトバスで結び、且つラッチの内容をシリ
アルに入出力するスキャンバスを用いたテスト方法が提
案された。この提案はたとえば、国中「テスト容易な回
路構造によりＬＳＩの故障検出率を大幅に改善」、日経
エレクトロニクス、１９７９年４月１８日号、ｐｐ、５
７−６８に紹介されている。

スキャンバスを用いたＬＳＩのテストは、ＬＳＩ中のラ
ッチの値が続書き可能である点では有意義であるが、Ｌ
ＳＩ設計段階で読書きしたいラッチをスキャンバスで結
合しておく必要があること、スキャンバスの動作とこれ
によりセットされた値を使用する動作との切換えを行う
必要があること等のためにハードウェア量が増大すると
いう問題がある。

スキャンバスを採用することによるハードウェア量の増
大を回避するため、テスト時においてはマイクロプロセ
ッサをテストモードとし、マイクロプロセッサのブロッ
ク化された内部構造を効果的に利用してＰＬＡ（Ｐｒｏ
ｇｒａ僻ａｂｌｅ　Ｌｏｇｉｃ　Ａｒｒａｙ）あるいは
ＲＯＭ、更には白華メモリであるキャッシュをテストし
たり、テスト用のマイクロプログラムルーチンを用いて
テストする手法も提案されている。

このような手法は例えば、Ｊ、　Ｒ，Ｘｕｒｂａｎ　ａ
ｎｄ　Ｊ、Ｅ。

５ａｌｉｃｋ、”Ｔｅｓｔｉｎｇ　Ａｐｐｒｏａｃｈｅ
ｓ　Ｉｎ　ｔｈｅ　ＭＣ６８０２０’＋ＶＬＳＩ　ＤＥ
ＳＩＧＮ　Ｖｏｌ、Ｖ、　ｌ１ｈｌｌ、　ｐｐ、２２−
３０．Ｎｏｖｅｍｂｅｒ１９８４、に開示されている。

この提案ではテスト用のマイクロプログラムルーチンを
特殊な命令により起動する手法を採っているため、マイ
クロ１１０）’Ｉに予め記憶させであるテスト用のマイ
クロプログラムルーチンのみが使用可能である。このた
め、故障が発生しているマイクロプロセンサの故障原因
の究明に際しては、故障原因に応じたテスト命令を実行
することが望ましいが、その自由度は無い。また、マイ
クロｌｌ０Ｍ中に記憶されていないマイクロ命令は全く
実行不可能であるため、より精細な故障診断は不可能で
ある。

［発明が解決しようとする課題］ 以上の如く、マイクロプロセッサのテストを容易化する
方法に関しては従来からいくつかの提案がなされている
が、いずれも部分的な解決策でしかない、また、部分的
な故障があるマイクロプロセッサの故障原因究明の困難
さを解消可能な提案はされていない。

マイクロプロセッサは論理設計、マイクロプログラムの
ミスによる設計バグの混入、マスクバタン設計のマージ
ン不足に起因する配線間のショート等による製造歩留り
の低下等のため、量産可能な製品の設計が完了するまで
に何回かの試作を必要とする。この際、故障原因を早期
に究明することが非常に重要である。

ＬＳＩチップ上のマージン不足の場所を特定するには、
なるべく多くの試作品を種々のテストプログラムにより
テストして故障の発生確率が高い場所を特定する必要が
ある。このためには、多数のテストプログラムを故障の
種類に応じて早期に設計する必要があり、テストプログ
ラムの設計が容易でない場合にはテストプログラム設計
の人工が真人になる。

本発明は、テストプログラムの設計の自由度を拡大させ
ると共にその容易化を図り、更にテスト時間の短縮、テ
ストプログラム設計に要する人工の削減を可能としたマ
イクロプロセッサの提供を目的とする。

［課題を解決するための手段］ 本発明のマイクロプロセッサは、命令フェッチ部、命令
デコード部、データ演算部等の複数の機能ブロックを相
互に関連して並列動作させ、バイブライン処理の原理に
従って命令を処理するプロセッサモードと、テスト時に
マイクロプロセッサ内部の機能ブロックを独立して動作
させることにより診断を容易化したテストモードとの２
つのモードを存する。また、プロセッサモードにおいて
パイプライン動作を高速実行することを目的とする命令
体系であるプロセッサ命令群とテストモードにおいて診
断動作を行うことを目的とする命令体系であるテスト命
令群との２つの命令体系を有する。

テスト命令群には、マイクロプロセッサ内部の各機能ブ
ロックをテストするための診断用マイクロプログラムル
ーチンを実行させる命令、マイクロＲＯＭの出力部のラ
ッチ等のマイクロプロセッサ内の各種ラッチにデータを
スキャンインさせる命令等、種々の命令を存する。

マイクロＲＯ−の出力部のラッチには一つのマイクロア
ドレスが割当てられておりまた外部からマイクロ命令を
ロードして格納させることが可能である。そして、この
アドレスのマイクロ命令を実行することにより、そのラ
ッチにラッチされているマイクロ命令が実行される。

［作用］ 本発明のマイクロプロセッサでは、プロセッサモードに
おいては、各種機能ブロックが相互に関連して並列に動
作し、プロセッサ命令がバイブライン処理の原理に従う
て高速実行される。“この際、本発明のマイクロプロセ
ッサがメモリアクセスサイクルを起動して外部のメモリ
に対してアドレスを出力することにより、対応アドレス
位置にあるプロセッサ命令１オペランドデータ等がフェ
ッチされる。プロセッサモードは外部にメモリを接続し
て本来のマイクロプロセッサとしての動作をさせた場合
に、ＬＳＩテスタでテストする場合に使用する。

テストモードにおいては、直接マイクロプログラムエン
トリアドレスを指定するテスト命令が命令デコーダをバ
イパスして取込まれて実行される。

また、テストモードではメモリアクセスサイクルが起動
されることなく、テスト命令取込みを１示する信号によ
りテスト命令が取込まれ、テスト結果はアドレス出力回
路等をメモリサイクルとは関係なく駆動することにより
得られる。

マイクロプロセッサの故障場所を特定するため、マイク
ロＲＯＭには記憶されていないマイクロ命令が必要な場
合は、スキャンバスを使用することにより外部からマイ
クロ命令をマイクロＲＯＭ出力部のラッチヘロードして
格納させ、このランチに割当てられているマイクロアド
レスのマイクロ命令を実行させることにより、外部から
入力させたマ［発明の実施例］ 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

（ｌ）［本発明のマイクロプロセッサの動作モード」本
発明のマイクロプロセッサは２つの動作モードを有する
。第１のモードはパイプライン動作を高機能で実行させ
ることを主な目的とするプロセッサモードであり、第２
のモードは本発明のマイクロプロセッサの内部状態を診
断することを主な目的とするテストモードである。

本発明のマイクロプロセッサはまた、２つの命令体系の
実行が可能である。即ち、プロセッサモードにおいて実
行される命令体系であるプロセッサ命令と、テストモー
ドにおいて実行される命令体系であるテスト命令とであ
る。

プロセッサモードにおいては、本発明のマイクロプロセ
ッサはパイプライン動作によりプロセッサ命令を高速で
実行する０本発明のマイクロプロセッサを利用して種々
のソフトウェアを高速で実行する場合はこのモードを使
用する。プロセッサモードではプロセッサ命令のみが実
行可能でありテスト命令の実行は不可能である。

テストモードでは、ノンパイプライン動作によりテスト
命令が逐次実行される。テストモードはプロセッサモー
ドよりもマイクロプロセッサの診断が容易なモードであ
る。テストモードは主にＬＳＩテスタでマイクロプロセ
ッサをテストする場合に使用される。

本発明のマイクロプロセッサは、プロセンサモードでは
メモリに対してアドレスを出力することにより命令及び
データをフェッチしてその結果を格納すべきアドレスと
共にメモリへ出力する。テストモードでは与えられたテ
スト命令とデータとに対して演算結果を出力するが、命
令あるいはデータをフェッチするためのアドレスは出力
しない。

（２）「本発明のマイクロプロセッサのプロセッサ命令
のフォーマット」 本発明のマイクロプロセッサのプロセッサ命令は１６ビ
ツト単位で可変長となっており、奇数バイト長の命令は
ない。

本発明のマイクロプロセッサでは高額度のプロセッサ命
令を短いフォーマットとするため、特に工夫された命令
フォーマント体系を有する０例えば、２オペランド命令
に対しては基本的に「４バイト＋拡張部」の構成を有し
、総てのアドレッシングモードが利用で可能な船形フォ
ーマントと、頻度が高い命令及びアドレッシングモード
のみを使用可能な短縮形フォーマットとの２つのフォー
マットがある。

第８図から第１７図は本発明のマイクロプロセッサのプ
ロセッサ命令フォーマントを示す模式図である。

第８図から第１７図のフォーマット中に現われる記号の
意味は以下の通りである。

一；オペコードの入る部分 ＃：リテラル、または即値の入る部分 Ｅａ：８ミニ８ビツト形のアドレッシングモードでオペ
ランドを指定する部分 Ｓｈ：６ビツトの短縮形のアドレッシングモードでオペ
ランドを指定する部分 Ｒｎニレジスタフアイル上のオペランドをレジスタ番号
で指定する部分 フォーマットは、第８図に示す如く、右側がＬＳＢ側で
、且つ高いアドレスになっている。アドレスＮとアドレ
スＮ＋１の２バイトを見ないと命令フォーマットが判別
できないようになっているが、これは、命令が必ず１６
ビツト（２バイト）単位でフェッチ及びデコードされる
ことを前提としているためである。

本発明のマイクロプロセッサのプロセッサ命令では、い
ずれのフォーマントの場合も、各オペランドのＨａまた
はｓｈの拡張部は、必ずそのＨａまたはｓｈの基本部を
含むハーフワードの直後に置かれる。

これは、命令により暗黙に指定される即値データあるい
は命令の拡張部に優先する。従って、４バイト以上のプ
ロセッサ命令では、Ｅａの拡張部によって命令のオペコ
ードが分断される場合がある。

また、後でも述べるように、多段間接モードによりＥａ
の拡張部に更に拡張部が付加される場合にも、次の命令
オペレーションコードよりもそちらの方が優先される。

例えば、第１ハーフワードにＥａｌを含み、第２ハーフ
ワードにＥａ２を含み、第３ハーフワードまである６バ
イト命令の場合を考える。Ｅａｌに多段間接モードを使
用したために普通の拡張部の他に多段間接モードの拡張
部も付加されるものとする。この際、実際の命令ビット
パターンは、命令の第１ハーフワード（Ｅａｌの基本部
を含む）、　Ｅａｌの拡張部、Ｅａｌの多段間接モード
拡張部、命令の第２ハーフワード（Ｅａ２の基本部を含
むＬ　Ｅａ２の拡張部、命令の第三ハーフワードの順と
なる。

（２，１）　　ｒ短縮形２オペランド命令」第９図から
第１２図はプロセッサ命令の２オペランド命令の短縮形
フォーマントを示す模式図である。

第９図はメモリーレジスタ間演算命令のフォーマットで
ある。このフォーマットにはソースオペランド側がメモ
リとなるＬ−ｆｏｒｍａ　ｔとデスティネーションオペ
ランド側がメモリとなる５−ｆｏｒｍａｔとがある。

Ｌ−ｆｏｒｍａ　ｔでは、ｓｈはソースオペランドの指
定フィールド＋　Ｒｎはデスティネーションオペランド
のレジスタの１旨定フィールド、　ＲＲはｓｈのオペラ
ンドサイズの指定をそれぞれ表す。レジスタ上に置かれ
たデスティネーションオペランドのサイズは３２ビツト
に固定されている。レジスタ側とメモリ側とのサイズが
異なり、且つソース側のサイズが小さい場合に符号拡張
が行なわれる。

５−ｆｏｒＩｌａｔでは、ｓｈはデスティネーションオ
ペランドの指定フィールド、　Ｒｎはソースオペランド
のレジスタ指定フィールド、　ＲＲはｓｈのオペランド
サイズの指定をそれぞれ表す。レジスタ上に置かれたソ
ースオペランドのサイズは３２ビツトに固定されている
。レジスタ側とメモリ側のサイズが異なり、且つソース
側のサイズが大きい場合に、溢れた部分の切捨てとオー
バーフローチエ・７りとが行なわれる。

第１０図はレジスターレジスタ間演算命令のフォーマン
ト（Ｒ４ｏｒ■ａｔ）を示す模式図である。図中、Ｒｎ
はデスティネーシッンレジスタの指定フィールド、　Ｒ
ｍはソースレジスタの指定フィールドである。

オペランドサイズは３２ビツトのみである。

第１１図はリテラル−メモリ間演算命令のフォーマント
（Ｑ−ｆｏｒｍａｔ）を示す模式図である。図中、■は
ディスティネーションオペランドサイズの指定フィール
ド１＃はリテラルによるソースオペランドの指定フィー
ルド、Ｓｈはデスティネーションオペランドの指定フィ
ールドである。

第１２図は即値−メモリ間演算命令のフォーマント（１
−ｆｏｒｍａｔ）を示す模式図である。図中、問はオペ
ランドサイズの指定フィールド（ソース、ディスティネ
ーションで共通）、Ｓｈはデスティネーションオペラン
ドの指定フィールドである。　ｊ４ｏｒｌｌａｔの即値
のサイズは、デスティネーシラン側のオペランドのサイ
ズと共通に８．１６．３２ビツトとなり、ゼロ拡張及び
符号拡張は行なわれない。

（２，２）　　ｒ−船形１オペランド命令」第１３図は
プロセッサ命令の１オペランド命令の一触形フオーマッ
ト（Ｇｌ−ｆｏｒｌＩｌａｔ）を示す模式図である。図
中、間はオペランドサイズの指定フィールドである。一
部のＧｌ−ｆｏｒｍａｔ命令では、Ｅａの拡張部以外に
も拡張部がある。また、ＭＭを使用しない命令もある。

（２，３）　　ｒ−船形２オペランド命令」第１４図か
ら第１６図はプロセッサ命令の２オペランド命令の一船
形フオーマットを示す模式図である。このフォーマット
に含まれるのは、８ビツトで指定する一船形アドレフシ
ングモードのオペランドが最大２つ存在する命令である
。オペランドの総数自体は３つ以上になる場合がある。

第１４図は第１オペランドがメモリ読出しを必要とする
命令のフォーマント（Ｇ−ｆｏｒｍａ　ｔ）を示す模式
図である。図中、Ｅａｒはデスティネーションオペラン
ドの指定フィールド、問はデスティネーションオペラン
ドサイズの指定フィールド、　　ＥａＲはソースオペラ
ンド指定フィールド、　ＲＲはソースオペランドサイズ
の指定フィールドである。一部のＧｆｏｒｍａｔ命令で
は、ＥａＭ及びＥａＲの拡張部以外にも拡張部がある。

第１５図は第１オペランドが８ビツト即値の命令のフォ
ーマット（Ｅ−ｆｏｒｍａ　ｔ）を示す模式図である。

図中、ＥａＭはデスティネーションオペランドの指定フ
ィールド、　ＭＭはデスティネーションオペランドサイ
ズの指定フィールド５＃はソースオペランド値である。

Ｅ−ｆｏｒｍａｔとＴ−ｆｏｒｍａｔとは機能的には類
似しているが、考え方の点で大きく異なっているｅ　Ｅ
−ｆｏｒｍａｔはあくまでも２オペランド−船形（Ｇ４
ｏｒｍａｔ）の派生形であり、ソースオペランドのサイ
ズが８ビツト固定、デスティネーションオペランドのサ
イズが８　／１６／３２ビットから選択となっている。

つまり、異種サイズ間の演算を前堤とし、デスティネー
ションオペランドのサイズに合わせて８ビツトのソース
オペランドがゼロ拡張または符号拡張される。

一方、Ｉ−ｆｏｒｍａｔは、特に転送命令、比較命令で
頻度の多い即値のパターンを短縮形にしたものであり、
ソースオペランドとデスティネーションオペランドのサ
イズは等しい。

第１６図は第１オペランドがアドレス計算のみの命令の
フォーマット（ＧＡ−ｆｏｒｍａｔ）を示す模式図であ
る０図中、Ｈａ−はデスティネーションオペランドの指
定フィールド、四はデスティネーションオペランドサイ
ズの指定フィールド、　　ＥａＡはソースオペランドの
指定フィールドである。ソースオペランドとしては実行
アドレスの計算結果自体が使用される。

第１７図はショートブランチ命令のフォーマットを示す
模式図である０図中、ｃｃｃｃは分岐条件指定フィール
ド、　ｄｉｓｐ：８はジャンプ先との変位指定フィール
ドであり、本発明のマイクロブロセ・ノサでは８ビツト
で変位を指定する場合には、ビットパターンでの指定値
を２倍して変位値とする（２．４）　　ｒアドレッシン
グモード」本発明のマイクロプロセッサのプロセ・ノサ
命令のアドレッシングモード指定方法には、レジスタを
含めて６ビツトで指定する短縮形と、８ピントで指定す
る一般形がある。

未定義のアトレンジングモードを措定した場合あるいは
意味的に考えて明らか不合理なアトレンジングモードの
組合わせが指定された場合には、未定義命令を実行した
場合と同じく予約命令例外が発生され、例外処理が起動
する。

これに該当するのは、デスティネーションが即値モード
の場合及びアドレス計算を伴うべきアドレシングモード
指定フィールドで即値モードを使用した場合などである
。

第１８図から第２８図に示すフォーマットの模式図中で
使用されている記号の意味は以下の通りである。

Ｒｎ：レジスタ指定 （Ｓｈ）　：　６ビツトの短縮形アドレッシングモード
での指定方法 （Ｅａ）　：　８ビツトの一般形アドレッシングモード
での指定方法 フォーマントの図で点線で囲まれた部分は、拡張部を示
す。

（２，４，１，）　　ｒ基本アドレッシングモード」本
発明のマイクロプロセッサのプロセッサ命令では種々の
アトレンジングモードをサポートする。

それらの内、本発明のマイクロプロセンサでサポートす
る基本アドレッシングモードには、レジスタ直接モード
、レジスタ間接モード、レジスタ相対間接モード、即値
モード、絶対モード、　ｐｃ相対間接モード、スタック
ポツプモード、スタックポツプモードがある。

レジスタ直接モードは、レジスタの内容をそのままオペ
ランドとする。第１８図にフォーマットの模式図を示す
０図中、Ｒｎは汎用レジスタの番号を示す。

レジスタ間接モードは、レジスタの内容をアドレスとす
るメモリの内容をオペランドとする。第１９図にフォー
マットの模式図を示す。Ｒｎは汎用レジスタの番号を示
す。

レジスタ相対間接は、ディスプレースメント値が１６ビ
ツトであるか３２ビツトであるかにより、２種類ある。

それぞれ、レジスタの内容に１６ビツトまたは３２ビツ
トのディスプレースメント値を加えた値をアドレスとす
るメモリの内容をオペランドとする。第２０図にフォー
マットの模式図を示す。

図中、Ｒｎは汎用レジスタの番号を示す。ｄｉｓｐ：１
６とｄｉｓｐ：３２とは、１６ビントのディスプレース
メント値、３２ビットのディスプレースメント値をそれ
ぞれ示す。ディスプレースメント値は符号付きとして扱
われる。

即値モードは、命令コード中で指定されるビンドパクン
をそのまま２進数と見なしてオペランドとする。第２１
図にフォーマットの模式図を示す。

図中、ｉＩｍｍｄａｔａは即値を示す、　　ｉｍｍ　　
ｄａｆａのサイズは、オペランドサイズとして命令中で
指定される。

絶対モードは、アドレス値が１６ビツトで示されるか３
２ビツトで示されるかにより２種類ある。それぞれ、命
令コード中で指定される１６ビツトまたは３２ビツトの
ビンドパクンをアドレスとしたメモリの内容をオペラン
ドとする。第２２図にフォーマットの模式図に示す０図
中、ａｂｓ：１６とａｂｓ：３２とは、１６ビツト３２
ビツトのアドレス値をそれぞれ示す。

ａｂｓ　：１６でアドレスが示される場合は指定された
アドレス値が３２ビツトに符号拡張される。

ＰＣ相対間接モードは、ディスプレースメント値が１６
ビツトであるか３２ビツトであるかにより、２種類ある
。それぞれ、プログラムカウンタの内容に１６ビツトま
たは３２ピントのディスブレースメント値を加えた値を
アドレスとするメモリの内容をオペランドとする。第２
３図にフォーマットの模式図を示す０図中、ｄｉｓｐ：
　１６とｄｉｓｐ：３２とは、１６ビツトのディスプレ
ースメント値、３２ビットのディスプレースメント値を
それぞれ示す。ディスプレースメント値は符号付きとし
て扱われる。ＰＣ相対間接モードにおいて参照されるプ
ログラムカウンタの値は、そのオペランドを含む命令の
先頭アドレスである。多段間接アドレシングモードにお
いてプログラムカウンタの値が参照される場合にも、同
じように命令先頭のアドレスをＰＣ相対の基準値として
使用する。

スタックポツプモードはスタックポインタ（ＳＰ）の内
容をアドレスとするメモリの内容をオペランドとする。

オペランドアクセス後、ＳＰをオペランドサイズだけイ
ンクリメントする。例えば、３２ビツトデータを扱う際
には、オペランドアクセス後にＳＰが＋４だけ更新され
る。Ｂ、Ｈのサイズのオペランドに対するスタックポツ
プモードの指定も可能であり、それぞれＳＰが＋１．＋
２だけ更新される。第２４図にフォーマットの模式図を
示す、オペランドに対しスタックポツプモードが意味を
持たないものに対しては、予約命令例外が発生される。

具体的に予約命令例外となるのは、ｗｒｉｔｅオペラン
ド及びｒｅａｄ−ｍｏｄｉｆｙ−ｗｒｉｔｅオペランド
に対するスタックポツプモード宇旨定である。

スタックブツシュモードはＳＰの内容をオペランドサイ
ズだけデクリメントした内容をアドレスとするメモリの
内容をオペランドとする。スタックブツシュモードでは
オペランドアクセス前にＳＰがデクリメントされる。例
えば、３２とフトデータを扱う際には、オペランドアク
セス前にＳＰが−４だけ更新される。Ｂ、Ｈのサイズの
オペランドに対するスタックブツシュモードの指定も可
能であり、それぞれＳＰが−１，−２だけ更新される。

第２５図にフォーマットの模式図を示す。オペランドに
対してスタックブツシュモードが意味を持たない場合は
、予約命令例外が発生される。具体的に予約命令例外と
なるのは、ｒｅａｄオペランド及びｒｅａｄ−鍾ｏｄＨ
ｙ−ｗｒｉｔｅオペランドに対すスタックブツシュモー
ド指定である。

（２，４，２）　　ｒ多段間接アトレンジングモード」
複雑なアドレッシングも、基本的には加算と間接参照の
組合わせに分解することができる。従って、加算と間接
参照のオペレーションをアドレッシングのプリミティブ
として与えておき、それを任意に組合わせることができ
れば、いかに複雑なアドレッシングモードをも実現する
ことが可能である０本発明のマイクロプロセッサのプロ
セッサ命令の多段間接アドレッシングモードはこのよう
な観点に立脚したアドレッシングモードである。

複雑なアドレッシングモードは、モジュール間のデータ
参照あるいはＡＩ（Ａｒｔｉｆｔｃｉａｌ　Ｉｎｔｅｌ
ｌｉｇｅｎｃｅ；人工知能）言語の処理系に特に有用で
ある。

多段間接アドレッシングモードを指定する際、基本アド
レッシングモード指定フィールドでは、レジスタペース
多段間接モード、ＰＣベース多段間接モード、絶対ベー
ス多段間接モードの３種類の指定方法の内のいずれか１
つを指定する。

レジスタペース多段間接モードは、レジスタの値を拡張
されるべき多段間接アドレッシングのベース値とするア
ドレッシングモードである。第２６図にフォーマントの
模式図を示す０図中、Ｒｎは汎用レジスタの番号を示す
。

ＰＣベース多段間接モードは、プログラムカウンタの値
を拡張されるべき多段間接アドレッシングのベース値と
するアドレッシングモードである。

第２７図にフォーマットの模式図を示す。

絶対ベース多段間接モードは、ゼロを拡張されるべき多
段間接アドレッシングのベース値とするアドレッシング
モードである。第２８図にフォーマットの模式図を示す
。

拡張する多段間接モード指定フィールドは１６ビツトを
単位としており、これが任意回反復される。

１段の多段間接モードにより、ディスプレースメントの
加算、インデクスレジスタのスケーリング（Ｘ　Ｌ　Ｘ
２．　Ｘ４．　Ｘ８）と加算、メモリの間接参照を行な
う、第２９図は多段間接モードのフォーマットを示す模
式図である。各フィールドは以下に示す意味を有する。

［−〇　＝多段間接モード継続 Ｅ・１　ニアドレス計算終了 ｔＩｌｐ−＞　ａｄｄｒｅｓｓ　　ｏｒ　ｏｐｅｒａｎ
ｄ■・０　：メモリ間接参照なし ｔａｍｐ　＋　ｄｉｓｐ　ｌ　Ｒｘ　本５ｃａｌｅ　＝
＝＞　ｔｍｐＩ・１　：メモリ間接参照あり −ｅｎ　　［ｔａｍｐ　　＋　　ｄｉｓｐ　　＋　　Ｒ
Ｘ　　＊　　５ｃａｌｅ　　］！！＋＋！＞　　ｔｌｌ
ｐ Ｍ＝Ｏ：　　＜Ｒ）ｌ＞をインデクスとして使用Ｍ−１
：特殊なインデクス ＜Ｒｘ＞−０インデクス値を加算し ない　（Ｒｘ・０） ＜Ｒｘ＞−１プログラムカウンタを インデクス値として使 用　　（Ｒｘ＝ＰＣ） ＜Ｒｘ＞−２〜　　ｒｅｓｅｒｖｅｄ Ｄ・０　：多段間接モード中の４ビツトのフィールドｄ
４の値を４倍してディス プレースメント値とし、これを加 算する。　ｄ４は符号付きとして扱い、オペランドのサ
イズとは関係なく 必ず４倍して使用する。

Ｄ・１　：多段間接モードの拡張部で指定されたｄｉｓ
ｐｘ（１６／３２ビツト）をディスプレースメント値と
し、これを 加算する。

拡張部のサイズはｄ４フィールドで 指定する。

ｄ４ＪＯＯ１ｄｉｓｐｘは１６ビツト ｄ４＝００１０　　ｄｉｓｐｘは３２ビットｘｘ：イン
デクスのスケール （ｓｃａｌｅ　＝　１／２／４／８） プログラムカウンタに対してｘ２．　ｘ４．　ｘ　Ｂの
スケーリングを行なった場合には、その段の処理終了後
の中間値（ｔａｐ）として不定値が入る。この多段間接
モードによって得られる実効アドレスは予測できない値
となるが、例外は発生しない。プログラムカウンタに対
するスケーリングの指定は行なってはいけない。

多段間接モードによる命令フォーマットのバリエーショ
ンを第３０図及び第３１図に示す。第３０図は多段間接
モードが継続するか終了するかのバリエーションを示す
、第３１図はディスプレースメントのサイズのバリエー
ションを示す。

任意段数の多段間接モードが利用できれば、コンパイラ
の中で段数による場合分けが不要になるので、コンパイ
ラの負担が軽減されるというメリットがある。多段の間
接参照の頻度が非常に少ないとしても、コンパイラとし
ては必ず正しいコードを発生できなければならないから
である。このため、フォーマント上、任意の段数が可能
になっ（３）「本発明のマイクロプロセッサのテスト命
令のフォーマット」 本発明のマイクロプロセッサのテスト命令は３５ビツト
の固定長フォーマントである。第３２図〜第３７図に本
発明のマイクロプロセッサのテスト命令のフォーマット
の模式図を示す。フォーマント中に現れる記号の意味は
以下の通りである。

ＩＲＬ　：割込み要求線のビン番号Ｏ〜２から入力され
るフィールドであることを示す。

Ｄ；データバスのビン番号００〜３１から入力されるフ
ィールドであることを示す。

聞：演算結果出力が外部のメモリか否かを指定する部分 子ＰＡＲ：演算に関するパラメータを指定する部分５Ｉ
ＩＥＧ　：ソースオペランドのレジスタ位置ヲ指定する
部分 ＤＲＥＧ　：デスティネーシジンオペランドレジスタ位
置を指定する部分 ｚＳ：ソースオペランドサイズを指定する部分ｚＤ二デ
スティネーシッンオペランドサイズを指定する部分 ＤＤニスキャンインするデータを指定する部分また、１
２ビツトのマイクロｌｌ０Ｍ番地指定フィールドと、指
定データを無視するフィールド（ｄｏｎ’　ｔｃａｒｅ
）　とがある。

テスト命令では、ソースオペランドはレジスタファイル
にある値またはｍ＋値データのみを使用する。このため
、テスト命令ではアドレッシングモード等のメモリオペ
ランドに関するアドレス指定フィールドはない。

（３，１）　　ｒ連続実行命令」 第３２図及び第３３図に示すテスト命令のフォーマット
は連続実行命令のフォーマントである。

連続実行命令は、指定されたマイクロＲＯＭ番地からマ
イクロプログラムに従って本発明のマイクロプロセッサ
を動作させる命令である。

第３２図に示す第１連続実行命令は、指定したマイクロ
ＲＯＭ番地からマイクロプログラムに従って本発明のマ
イクロプロセッサを動作させる際に、ＭＭ、ＴＰＡＲ，
５ＲＥＧ、ＤＲＥＧ、ＺＳ、ＺＤをマイクロプログラム
に対するパラメータとして使用する。

第３３図に示す第２連続実行命令は、マイクロプログラ
ムに対するパラメータ指定は行わない。

これら２つの連続実行命令で指定するマイクロＲ〇一番
地は本発明のマイクロプロセッサのマイクロＲＯＭ番地
の範囲内で任意の値が許される。従ってこれらの命令に
より本発明のマイクロプロセッサに対して任意のマイク
ロＲＯＭ番地からのマイクロプログラムの実行を措定で
きる。

（３，２）　　ｒステップ実行命令」 第３４図及び第３５図に示すテスト命令のフォーマット
はステップ実行命令のフォーマットである。

ステップ実行命令は、指定されたマイクロＩ？ＯＭ番地
のマイクロ命令に従って本発明のマイクロプロセッサを
１マイクロステツプだけ動作させる命令である。

第３４図に示す第１ステツプ実行命令は、指定したマイ
クロＲＯＭ番地からマイクロプログラムに従って本発明
のマイクロプロセッサを１マイクロステップ動作させる
際に、ＭＭ、　ＴＰＡＲ，５ＲＥＧ、　ＤＲＥＧ、　Ｚ
Ｓ、　ＺＤをマイクロプログラムに対するパラメータと
して使用する。

第３５図に示す第２ステツプ実行命令は、マイクロプロ
グラムに対するパラメータ指定は行わない。

これら２つのステップ実行命令で指定するマイクロＲＯ
Ｍ番地は本発明のマイクロプロセッサのマイクロＲＯＭ
番地の範囲内で任意の値が許される。

従って、これらの命令により本発明のマイクロプロセッ
サに対して任意のマイクロＲＯＭ番地のマイクロ命令を
１ステツプだけ実行してその状態で停止することを指定
できる。

（３，３）　　ｒロード命令」 第３６図に示すテスト命令のフォーマットはテストモー
ドにおいて本発明のマイクロプロセッサの外部からオペ
ランドをロードするためのロード命令のフォーマ・ノド
である。

ロード命令は３５ビツトの命令の内の３２ビツトが即値
オペランドのフィールドであり、３２ビツトの値を本発
明のマイクロプロセッサに取込むことが可能である。

（３，４）　　ｒスキャンパス命令」 第３７図に示す命令のフォーマットはテストモードにお
いて本発明のマイクロプロセッサのスキャンバスを動作
させる命令であるスキャンバス命令のフォーマットであ
る。

スキャンバス命令により本発明のマイクロプロセッサは
内部のスキャンバスにデータをシリアルに入出力可能に
なる。

（４）「機能ブロックの構成」 第２図は本発明のマイクロプロセッサの一構成例を示す
ブロック図である。

本発明のマイクロプロセッサの内部を機能的に大きく分
けると、命令フェッチ部５１．命令デコード部５２．　
ＰＣ計算部５３．オペランドアドレス計算部５４、マイ
クロＲＯＭ部５５．データ演算部５６．外部バスインタ
ーフェイス（＋／Ｆ）部５７に分かれる。第２図ではそ
の他に、外部ヘアドレスを出力するアドレス出力回路５
８と、外部との間でデータを入出力するデータ入出力回
路５９と、制御信号入出力回路６０とを他のｍ能ブロッ
ク部と分けて示した。

（４，１）　　ｒ命令フェッチ部」 命令フェッチ部５１には、ブランチバッファと、命令キ
ューとその制御部等があり、次にフェッチすべき命令の
アドレスを決定して、ブランチバッファや外部のメモリ
からプロセッサ命令をフェッチする。また命令フェッチ
部５１はブランチバッファへの命令登録も行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。ブランチバッファの動作の詳細
は特開昭６３−５６７３１１号で詳しく述べられている
。

次にフェッチすべきプロセッサ命令のアドレスは命令キ
ューに入力すべき命令のアドレスとして専用のカウンタ
で計算される０分岐あるいはジャンプが発生した際には
、新たなプロセッサ命令のアドレスがＰＣ計算部５３ま
たはデータ演算部５６から転送されてくる。

外部のメモリからプロセッサ命令をフェッチする際は、
フェッチすべき命令のアドレスを外部バスインターフェ
イス部５７を通じてアドレス出力回路５８から外部へ出
力することによりデータ入出力回路５９から命令コード
をフェッチする。

バッファリングした命令コードの内、命令デコード部５
２で次にデコードすべき命令コードが命令デコード部５
２へ出力される。

テスト命令は命令フェッチ部５１ではフェッチされない
。

（４゜２）「命令デコード部」 命令デコード部５２では基本的に１６ビツト（ハーフワ
ード）単位にプロセンサ命令コードをデコードする。こ
の命令デコード部５２には第１ハーフワードに含まれる
オペコードをデコードするＦＨ−デコーダ、第２．第３
ハーフワードに含まれるオペコードをデコードするＮＦ
ＩＩ−デコーダ、アドレッシングモードをデコードする
アドレッシングモードデコーダが含まれる。

更に、Ｆｉｌ−デコーダ及びＮＦＩＩ−デコーダの出力
を更にデコードしてマイクロＲＯＭのエントリアドレス
を計算する第２デコーダ、条件分岐命令の分岐予測を行
う分岐予測機構、オペランドアドレス計算の際のバイブ
ラインコンフリクトをチエツクするアドレス計算コンフ
リクトチエツク機構等も含まれる。

命令デコード部５２は、命令フェッチ部５１がら入力さ
れたプロセッサ命令コードを２クロツクにつきＯ〜゛６
バイトデコードする。デコード結果の内、データ演算部
５６での演算に関する情報がマイクロＲＯＭ部５５へ、
オペランドアドレス計算に関係する情報がオペランドア
ドレス計算部５４へ、ＰＣ計算に関係する情報がｐｃ計
算部５３へそれぞれ出力される。

テスト命令が命令デコード部５２へ入力されることはな
く、従ってデコードされることもない。

（４，３）　　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部５５にはデータ演算部５６の制御及び
本発明のマイクロプロセッサ各部の診断をする種々のマ
イクロプログラムルーチンが格納されているマイクロＩ
？ＯＭ、マイクロシーケンサ、マイクロ命令デコーダ等
が含まれる。マイクロ命令はマイクロＲＯ？Ｉから２ク
ロツクに１度読出される。マイクロシーケンサはマイク
ロプログラムで示されるシーケンス処理の他に、例外１
割込及びトラップ（この３つをＥＩＴと総称する）の処
理及びテスト割込みをハードウェア的に受付ける。また
マイクロＲＯＭ部はストアバンファの管理も行う。

プロセッサモードでは、マイクロＲＯＭ部には命令コー
ドに依存しない割込み及び演算実行結果によるフラッグ
情報と、第２デコーダの出力等の命令デコード部５２か
らの出力が入力される。

テストモードでは、マイクロＲＯＭ部はＣＰＵの診断プ
ロセッサとして動作する。テストモードでは第２デコー
ダの出力ではなくデータ入出力回路５９からの出力が直
接マイクロＲＯＭ部へ入力される。

また、テストモードの間は一切の割込みは受付けられな
い。

プロセッサモードでは、マイクロデコーダの出力は主に
データ演算部５６に対して出力されるが、ジャンプ命令
の実行による他の先行処理中止情報等の一部の情報は他
の機能ブロックへも出力される。

テストモードでは、マイク０１２０Ｍ部５５は上記のプ
ロセッサモードでの出力に加えて各種の診断制御情報を
本発明のマイクロプロセッサ内部の他のブロックへ出力
する。

（４，４）　　ｒオペランドアドレス計算部コオペラン
ドアドレス計算部５４は、命令デコード部５２のアドレ
スデコーダ等から出力されたオペランドアドレス計算に
関係する情報によりハードワイヤード制御される。この
オペランドアドレス計算部５４ではオペランドのアドレ
ス計算に関する大半の処理が行われる。メモリ間接アド
レッシングのためのメモリアクセスのアドレス及びオペ
ランドアドレスがメモリにマツプされたｌ１０ｊ１域に
入るか否かのチエツクも行われる。

オペランドアドレス計算部５４でのアドレス計算結果は
外部バスインターフェイス部５７へ送られる。

なお、アドレス計算に必要な汎用レジスタやプログラム
カウンタの値はデータ演算部５６から入力される。

メモリ間接アドレッシングを行う場合は、オペランドア
ドレス計算部５４は参照すべきメモリアドレスを外部バ
スインターフェイス部５７を通じてアドレス出力回路５
Ｂから外部へ出力し、データ入出力部５９から入力され
た間接アドレス値を命令デコード部５２をそのまま通過
させてフェッチする。

（４，５）　　ｒＰＣ計算部Ｊ ＰＣ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。本発明のマイクロプロセ
ッサのプロセンサ命令は可変長命令であり、命令をデコ
ードしてみないとその命令の長さが判明しない。ＰＣ計
算部５３は、命令デコード部５２から出力される命令長
をデコード中の命令のｐｃ値に加算することにより次の
命令のｐｃ値を作り出す。

ｐｃ計算部５３での計算結果は各命令のｐｃ値として命
令のデコード結果と共に出力される。

（４，６）　　ｒデータ演算部」 データ演算部５６はマイクロプログラムにより制ｊ１さ
れ、マイクロＲＯＭの出力であるマイクロ命令に従って
各命令の機能を実現するために必要な演算をレジスタフ
ァイルと演算器とを使用して実行する。

プロセッサ命令の演算対象となるオペランドがアドレス
あるいは即値である場合は、オペランドアドレス計算部
５４で計算されたアドレスあるいは即値は外部バスイン
ターフェイス部５７を通過してデータ演算部５６へ人力
される。また、プロセッサ命令の演算対象となるオペラ
ンドがＣＰＵ外部のメモリにあるデータである場合は、
アドレス計算部５４で計算されたアドレスをバスインタ
ーフェイス部５７がアドレス出力回路５８から出力する
ことによりＣＰｕ外部のメモリからフェッチされただオ
ペランドはデータ入出力回路５９からデータ演算部５６
へ入力される。

テストモードでロード命令を実行した場合には、演算対
象となる即値オペランドがデータ入出力回路５９からデ
ータ演算部５６へ入力される。

演算器としてはＡＬＵ、バレルシフタ、プライオリティ
エンコーダあるいはカウンタ、シフトレジスタ等がある
。レジスタファイルと主な演算器との間は３つのバスで
結合されており、１つのレジスタ間演算を指示する１マ
イクロ命令が２クロ、クサイクルで処理される。

データ演算の際に外部のメモリをアクセスする必要があ
る場合は、マイクロプログラムの指示により外部バスイ
ンターフェイス部５７をｉｌｌしてアドレス出力回路５
８からアドレスがＣＰＵ外部へ出力されることにより、
データ入出力回路５９を通じて目的のデータがフェッチ
される。

外部のメモリにデータをストアする場合は、外部バスイ
ンターフェイス部５７を通じてアドレス出力回路５８か
らアドレスが出力されると同時に、データ入出力図８５
９からデータがＣＰＵ外部へ出力される。オペランドス
トアを効率的に行うためデータ演算部５６には４バイト
のストアバッファが備えられている。

ジャンプ命令の処理１例外処理等の結果、新たな命令ア
ドレスをデータ演算部５６が得た場合は、データ演算部
５６はこれを命令フェッチ部５１とＰＣ計算部５３とへ
出力する。

（４，７）　　１部ハスインターフェイス部」外部バス
インターフェイス部５７は、プロセッサモードにおいて
は本発明のマイクロプロセッサの入出力ビンを介しての
通信を制御する。メモリのアクセスはすべてクロック入
力で行われ、最小２クロックサイクルで行うことができ
る。

メモリに対するアクセス要求は命令フェッチ部５１、ア
ドレス計算部５４及びデータ演算部５６から独立に生じ
る。外部バスインターフェイス部５７はこれらのメモリ
アクセス要求を調停するつ更に、メモリと本発明のマイ
クロプロセサとを結ぶデータバスサイズである３２ビツ
ト（ｌワード）の整置境界を跨ぐメモリ番地に位置する
データのアクセスは、このブロック内でワード境界を跨
ぐことが自動的に検知され、２回のメモリアクセスに分
解して行われる。

ブリフェッチ対象のオペランドとストア対象のオペラン
ドとが重なる場合のコンフリクト防止処理及びストアオ
ペランドからフェッチオペランドへのバイパス処理も外
部バスインターフェイス部５７が行う。

テストモードでは、外部バスインターフェイス部５７は
一切のメモリアクセス要求を受付けない。

テストモードでは、データ入出力回路５９とアドレス出
力回路とはマイクロＲＯＭ部５５から直接制御さ（５）
「本発明のマイクロプロセッサの入出力インターフェイ
ス」 第３図は本発明のマイクロプロセッサの入出力ピンを示
す模式図である。

図中、ＣＬＫはクロック入力、１ｌＥｓＩ！ＴＩはリセ
ット割込み入力、ＩＲＬＩＯ：２は割込み入力、１Ａｃ
ＫＩは割込み応答出力、ＬＯＣＩはインターロックバス
サイクルか否かを示す出力、ＴＥＳＴＩＩはテストモー
ドみ人力、ＤＢＧＴＮＴＩはテハッグ割込み入力、ＤＢ
ＧＡ（Ｊｌはテハノグ処理中を示す出力、ＢＣＩＯ：３
．　ＢＳＩＩ、ＡＳＩＩ、　０８ｌｌ。

Ｒ／Ｗｉｔはバスサイクル制御出力、ＤＣ＃はバスサイ
クル制御人力、００：３１はデータ入出力、＾０：３１
はアドレス出力である。

ＴＥＳＴＩＩ　ビン以外は本発明のマイクロプロセッサ
を応用システムに組込む際にも使用するが、その際に誤
ってテスト割込みが入力されることを防ぐためにＹＥＳ
ＴＩビンは電源に接続される。

各入出力信号は、プロセッサモードにおいては上述の如
き機能で使用される。しかしテストモードにおいては、
ＤＢＧＩＮＴＩビンがテスト命令取込み指示入力、ＤＢ
ＧＡ（Ｊｌビンがテスト命令実行中を示す出力、ＩＲＩ
ＪＯ：２ビンがテスト命令入力、００：３１ビンがテス
ト命令人力及びテスト結果出力、九０：３１がテスト結
果出力の機能で使用される。更にスキャン命令に対して
は、ＤＯピンがスキャン入力、ＬＯＣＫＩビンがスキャ
ンアウト出力の機能を有する。

各入出力ピンはＣＬＫに対してクロック同期して信号を
人出力する。

（６）「プロセッサモードでの動作」 本発明のマイクロプロセッサはプロセッサモードではプ
ロセッサ命令をパイプライン処理して高性能に動作する
。ここではまず、プロセッサモードにおける本発明のマ
イクロプロセッサのパイプライン処理手順について説明
し、次にプロセッサモードにおける本発明のマイクロプ
ロセッサの外部メモリアクセス動作の一例を説明する。

（６，１）　　ｒパイプライン機構」 本発明のマイクロプロセッサのパイプライン処理は第４
図に示すような構成を保っている。

命令をブリフェッチする命令フェッチステージ（ＩＦス
テージ）３１．命令をデコードするデコードステージ（
Ｄステージ）３２．オペランドのアドレス計算を行うオ
ペランドアドレス計算ステージ（Ａステージ）３３．マ
イクロＲＯＭアクセス　（特にＲステージ３６と称す）
及びオペランドのブリフェッチ（特にＯＦステージ３７
と称す）を行うオペランドフェッチステージ（Ｆステー
ジ）３４．命令を実行する実行ステージ（Ｅステージ）
３５の５段構成をパイプライン処理の基本とする。

Ｅステージ３５では１段のストアバッファがあるほか、
高機能命令の一部は命令実行自体をパイプライン化する
ため、実際には５段以上のパイプライン処理効果がある
。

各ステージは他のステージとは独立して動作し、理論上
は５つのステージが完全に独立動作する。

各ステージは１回の処理を最小２クロフクで行うことが
できる。従って理想的には２クロツクごとに次々とパイ
プライン処理が進行する。

本発明のマイクロプロセッサにはメモリーメモリ間演算
あるいはメモリ間接アドレッシング等のように１回の基
本パイプライン処理だけでは処理が行えない命令がある
が、本発明のマイクロプロセッサはこれらの処理に対し
てもなるべく均衡したパイプライン処理が行えるように
構成されている。複数のメモリオペランドを有する命令
に対しては、メモリオペランドの数に基づいて、デコー
ド段階で複数のパイプライン処理単位（ステップコード
）に分解してパイプライン処理が行われる。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２で詳しく述べられている。

１Ｆステージ３１からＤステージ３２へ渡される情報は
命令コードそのものである。Ｄステージ３２からＡステ
ージへ渡される情報は命令で指定された演算に関する情
報（Ｄコード４１と称す）と、オペランドのアドレス計
算に関係する情報（Ａコード４２と称す）との２つがあ
る。Ａステージ３３からＦステージ３４へ渡される情報
はマイクロプログラムルーチンのエントリ番地及びマイ
クロプログラムへのパラメータ等を含むＲコード４３と
、オペランドのアドレスとアクセス方法指示情報等を含
むＦコード４４との２つである。Ｆステージ３４からＥ
ステージ３５へ渡される情報は、演算制御情報とリテラ
ル等を含むＥコード４５と、オペランドやオペランドア
ドレス等を含むＳコード４６との２つである。

Ｅステージ３５以外のステージで検出されたＢＩＴはそ
のコードがＥステージ３５へ到達するまではＢＩＴ処理
を起動しない。Ｅステージ３５で処理されている命令の
みが実行段階の命令であり、ＩＦステージ３１−Ｆステ
ージ３４で処理されている命令は未だ実行段階に至って
いないのである。従って、Ｅステージ３５以外で検出さ
れたＢＩＴは検出されたたことがステップコード中に記
録されてで次のステージへ伝えられるのみである。

（６，２）　　ｒ各パイプラインステージの処理Ｊ各パ
イプラインステージの人出カステップコードには第４図
に示したように便宜上名前が付与されている。またステ
ップコードには、オペレーションコードに関する処理を
行い、マイクロＲＯＭのエントリ番地あるいはＥステー
ジ３５に対するパラメータ等になる系列と、Ｅステージ
３５のマイクロ命令に対するオペランドになる系列との
２系列がある。

（６，２゜１）「命令フェッチステージ」命令フェッチ
ステージ（ＩＦステージ）３１はプロセッサ命令をメモ
リあるいはブランチバッファからフェッチして命令キュ
ーへ入力し、Ｄステージ３２に対して命令コードを出力
する。命令キューの入力は整置された４バイト単位で行
われる。メモリからプロセッサ命令をフェッチする際は
整置された４バイトにつき最小２クロックを要する。ブ
ランチバッファがヒ・ノドした場合は整置された４バイ
トにつき１クロツクでフェッチ可能である。

命令キューの出力単位はは２バイトごとに可変であり、
２クロフクの間に最大６バイトまで出力できる。また分
岐の直後には、命令キューをバイパスして命令基本部２
バイトを直接命令デコーダへ転送することもできる。

ブランチバッファへの命令の登録及びクリア等の制御、
ブリフェッチ先命令アドレスの管理及び命令キューの制
御もＩＰステージ３１が行う。

（６，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＦステージ３１か
ら入力されたプロセッサ命令コードをデコードする。デ
コードは命令デコード部５２のＦＩＩＷデコーダ、　Ｎ
ＰＨＷデコーダ、アトレンジングモードデコーダを使用
して、２クロック単位で１度行なわれ、１回のデコード
処理でＯ〜６バイトの命令コードが消費される（リター
ンサブルーチン命令の１ｙ帰先アドレスを含むステップ
コードの出力処理等では命令コードは消費されない）。

１回のデコードで、Ａステージ３３に対してアドレス計
算情報としてのＡコード４２である約３５ビツトの制御
コードと最大３２ビツトアドレス修飾情報と、オペレー
ションコードの中間デコード結果としてのＤコード４１
である約５０ビツトの制御コードと８ビツトのリテラル
情報とが出力される。

Ｄステージ３２では各命令のｐｃ計算部５３の制御、命
令キューからの命令コード出力処理も行う。

（６，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
での処理は大きく２つに分かれる。

１つは命令デコード部５２の第２デコーダを使用してオ
ペレーションコードの後段デコードを行う処理で、他方
はオペランドアドレス計算部５４でオペランドアドレス
の計算を行う処理である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスタ、メモリの書込み予約及びマイ
クロプログラムルーチンのエントリ番地とマイクロプロ
グラムに対するパラメータ等を含むＲコード４３の出力
を行う。

なお、レジスタ、メモリの占込み予約は、アドレス計算
で参照したレジスタ、メモリの内容がパイプライン上を
先行する命令で書換えられることによって誤ったアドレ
ス計算が行われることを防ぐためのものである。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従ってオペランドアドレス計算部５４
で加算及びメモリ間接参照を組合わせてアドレス計算を
行い、その計算結果をＦコード４４として出力する。こ
の際、アドレス計算に伴うレジスタあるいはメモリの読
出し時にコンフリクトチエツクが行われ、先行命令によ
るレジスタあるいはメモリへの書込み処理を終了してい
ないためコンフリクトが指示されれば、先行命令がＥス
テージ３５で書込み処理を終了するまで待機状態になる
。

（６，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オペランドフェッチステージ（Ｆステージ）３４の処
理も大きく２つに分かれる。

一方はマイクロＲＯＭのアクセス処理であり、特にＲス
テージ３６と称する。他方はオペランドブリフェッチ処
理であり、特にＯＦステージ３７と称する。

Ｒステージ３６とＯＦステージ３７とは必ずしも同時に
動作するわけではなく、メモリアクセス権が獲得できる
か否か等に依存して、独立して動作する。

Ｒステージ３６の処理であるマイクロＲＯＭアクセス処
理は、Ｒコードに対して次のＥステージでの実行に使用
する実行制御コードであるＥコードを生成するためのマ
イクロＲＯＭアクセスとマイクロ命令デコード処理であ
る。１つのＲコードに対する処理が２つ以上のマイクロ
プログラムステ、７プに分解される場合、マイクロ１ｉ
ｏＦＩはＥステージ３５で使用され、次のＲコード４３
はマイクロＲＯＭアクセス待ちになる。Ｒコード４３に
対するマイクロＲＯＭアクセスが行われるのはその前の
Ｅステージ３５での最後のマイクロ命令実行時である。

本発明のマイクロプロセッサでは、大半の基本命令は１
マイクロプログラムステツブで実行されるため、実際に
はＲコード４３に対するマイクロＲＯＭアクセスが次々
と行われることが多い。

（６，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３７はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドプリフェッチはＦコード４４を入力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード４６
として出力する。１つのＦコード４４ではワード境界を
跨いでもよいが、４バイト以下のオペランドフェッチを
指定する。Ｆコード４４にはオペランドのアクセスを行
うか否かの指定も含まれており、Ａステージ３３で計算
されたオペランドアドレス自体あるいは即値をＥステー
ジ３５へ転送する場合にはオペランドプリフェッチは行
われず、Ｆコード４４の内容がＳコード４６として転送
される。

プリフェッチしようとするオペランドとＥステージ３５
が書込み処理を行おうとするオペランドとが一致する場
合は、オペランドプリフェッチはメモリからは行われず
、バイパスして行なわれる。、（６，２，６）　　ｒ実
行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６を入力として動作する。このＥステージ３５
が命令を実行するステージであり、Ｆステージ３４以前
のステージで行われた処理は総てＥステージ３５のため
の前処理である。Ｅステージ３５でジャンプ命令が実行
されたり、ＥＴＴ処理が起動されたりした場合は、１Ｆ
ステージ３１−Ｆステージ３４までの間で行われた処理
はすべて無効化される。Ｅステージ３５はマイクロプロ
グラムにより制御され、Ｒコード４５にて示されたマイ
クロプログラムルーチンのエントリ番地からの一連のマ
イクロ命令を実行することにより命令を実行する。

マイクロＲＯＭの読出しとマイクロ命令の実行とはパイ
プライン化されて行われる。従ってマイクロプログラム
で分岐が起きた場合は、１マイクロステツプの空きが発
生する。また、Ｅステージ３５はデータ演算部５６にあ
るストアバッファを利用して、４バイト以内のオペラン
、トスドアと次のマイクロ命令実行とをパイプライン処
理することもできる。

Ｅステージ３５ではＡステージ３３で行ったレジスタあ
るいはメモリに対する書込み予約をオペランドの書込み
の後に解除する。

各種の割込は命令の切れ目においてＥステージ３５に直
接受付けられ、マイクロプログラムにより必要な処理が
実行される。その他の各種ＨＩＴの処理もマイクロプロ
グラムにより行われる。

（６，３）　　ｒ各パイプラインステージの状態：酵御
」パイプラインの各ステージは入力ラッチと出力ラッチ
とを有し、他のステージとは独立して動作することを基
本とする。各ステージは１つ前に行った処理が終了し、
その処理結果を出力ランチから次のステージの入力ラン
チへ転送し、自身のステージの入力ラッチに次の処理に
或・要な入力信号が総て揃うえば次の処理を開始する。

つまり、各ステージは、１つ前段のステージから出力さ
れてくる次の処理に対する入力信号が総て有効となり、
現在の処理結果を後段のステージの入力ランチへ転送し
て出力ラソチが空になると次の処理を開始する。

各ステージが動作を開始する】つ前のクロックタイミン
グで入力信号が総て揃っている必要がある。入力信号が
揃っていないと、そのステージは待ち状ａ（入力待ち）
になる。出力ラソチから次のステージの入力ラッチへの
データ転送に際しては、次のステージの入力ラノチが空
き状態になっている必要があり、次のステージの入力ラ
ッチが空き状態でない場合もパイプラインステージは待
ち状Ｂ（出力待ち）になる。必要なメモリアクセス権が
獲得できなかったり、処理しているメモリアクセスにウ
ェイトステートが挿入されていたり、その他のパイプラ
インコンフリクトが生じた場合にも、各ステージの処理
自体が遅延する。

（６，４）　　ｒプロセッサモードでのメモリアクセス
動作」 第５図にプロセッサモードでの本発明のマイクロプロセ
ッサの外部入出力動作の一例としてのメモリアクセスの
タイミングチャートを示す。

メモリアクセスは十分高速なメモリに対しては外部人カ
クロフクの４クロツクに１度の速度で行われる。第５図
では最初にゼロウェイトのリードサイクル、次にゼロウ
ェイトのライトサイクル次に１クロツクウエイトのリー
ドサイクルを示す。

図中ＢＣＬＫはＣＬＫの２倍の周期のバスクロンクであ
り、メモリバスサイクルの基本となる信号である。

ＢＣＬにはＣＬにの奇数番目パルスと偶数番目パルスと
を定める。ＣＬＫに同期して動作する本発明のマイクロ
プロセッサとＢＣＩＪとの同期はリセット割込みにより
行う。

リードサイクルではアドレスが出力され、ＢＣＬにがロ
ーレヘルである間のＣＬＫの立下り時にＤｆＪがアサー
トされた際の００：３１の値が取込まれてバスサイクル
が終了する。ライトサイクルではまずアドレスが出力さ
れ、１クロツク遅れてデータが出力され、ＢＣＬＫがロ
ーレベルである間のＣＬＫの立下り時にＤＣＩＩがアサ
ートされればバスサイクルが終了する。

このようにプロセッサモードにおいては、ＣＬＫに同期
したバスサイクルを本発明のマイクロプロセ、すが起動
することにより外部との入出力動作（７）「テストモー
ドでの動作」 本発明のマイクロプロセッサはテストモードにおいては
、テスト命令に従って各機能ブロックの診断を実行する
。

第１図はテストモード時の動作状態の概念を示す本発明
のマイクロプロセッサの一構成例のブロック図である。

テスト命令のマイクロＲＯＭ番地フィールドあるいはＲ
コード４３のマイクロｌｌ０Ｍ番地を取込み、その番地
からのマイクロプログラムのシーケンスを制御する一フ
ィクロシーケンス制御部１０．マイクロプログラムの番
地を管理するマイクロプログラム力うンタ　（μＰＣ）
１１．マイクロプログラムを記憶するマイクロＲＯ旧２
．各マイクロ命令のデコード及びその実行を制？１１す
るマイクロ命令実行制御部１３゜テスト命令の一部また
は命令デコード部の出力であるＲコード４３をマイクロ
シーケンス制御″ｎ部へ転送するＲコードラッチ部１４
．　　Ａコード４２をラッチしたり圧縮して蓄積するＡ
コードランチ部１５．命令フェンチ部５１．命令デコー
ド部５２．オペランドアドレス計算部５４．データ演算
部５６．テスト命令の上位３ビツトをマイクロシーケン
ス制御部１０へ入力するＩＲＬＩＯ：２ピン１６．テス
ト命令の取込みを指示するＤＢＧＩＮＴＩビン１７．テ
ストモードにおいてテスト命令実行中を示すＤＢＧＡＣ
ＫＩピン１８．テスト命令の下位３２ビツトをデータ入
出力回路５９からバイパスバス２３を通じてＲコードラ
ッチ部１４とマイクロシーケンス制御部１０とへ転送し
たりまた命令フェッチ部５１のテスト結果をデータ入出
力回路５９へ転送するＤＤババス９．オペランドアドレ
ス計算部５４あるいはデータ演算部５６のテスト結果を
アドレス出力回路５８へ転送するＡＡババス０．データ
入出力口Ｉｌ？ｆ５９から１ビツトのスキャンインデー
タをマイクロＲＯＭ１２の出力部の第１リニアフイード
バツクシフトレジスタＬＦＳＲ２４へ転送するＤＯビン
２１．スキャンアウトデータをＡコードラッチ部１５の
第３リニアフイードバツクシフトレジスタＬＰＳＲ２６
からマイクロプロセッサ外部へ出力するＬＯＧＩ！ピン
２２等にて牟＋％成されている。

Ｒコードラッチ部１４には第２リニアフィードバフタシ
フトレジスタＬＰＳＲ２５があり、データ演算部５８に
は第４リニアフイードバンクシフトレジスタＬＰＳＲ２
７がある。命令デコード部５２には自己診断時に使用す
るカウンタ２８がある。

テストモードでは、入力されたテスト命令に従いマイク
ロシーケンス制御部１０がマイクロＲＯＭ１２をアクセ
スしてマイクロプログラムを実行することによりマイク
ロプロセッサの各部をテストする。

テスト動作に必要なデータはロード命令によりデータ演
算部５６のＤＤレジスタ２９へ取込まれる。

命令フェッチ部５１はマイクロ命令実行制御部１３の指
示に従ってテスト動作を行い、その結果をＤＤババス７
．データ入出力回路５９を介してマイクロプロセッサ外
部へ出力する。

命令デコード部５２はマイクロ命令実行制御部１３の指
示に従ってテスト動作を行い、その結果をＲコードラッ
チ部１４とＡコードラッチ部１５とへ出力する。

オペランドアドレス計算部はマイクロ命令実行制御部１
３の指示に従い、データ演算部５６のレジスタファイル
から転送されるデータを使用してテスト動作を行い、そ
の結果をＡＡババス０．アドレス出力回路５８を介して
マイクロプロセッサ外部へ出力する。

データ演算部５６はマイクロ命令実行制御部１３の指示
に従いテスト動作を行う。テスト動作に必要なデータは
ロード命令によりマイクロプロセッサ外部からＤＤレジ
スタ２９へ取込むこともできる。テスト動作の中間演算
結果はレジスタファイルに保存され、テスト結果はＡＡ
ババス０．アドレス出力回路５８を介してマイクロプロ
セッサ外部へ出力される。

（７，１）　　ｒテスト命令の取込み」テスト命令は命
令フェッチ部５１及び命令デコード部５２を介すること
なくバイパスバス２３を通じて直ｔｉコードラッチ部１
４とマイクロシーケンス制御部１０とへ取込まれる。ロ
ード命令とスキャンパス命令以外のテスト命令の各フィ
ールドはプロセッサモードでプロセッサ命令をデコード
して得られたＲコード４３と類似のフォーマットとなっ
ており、テスト命令の取込みはＲコード４３を直接書換
える形態をとる。テスト命令で指定されないＲコード４
３のフィールドはテスト命令取込み前にＲコードランチ
部１４に保持されていた内容をそのまま保持する。マイ
クロｌｌ０Ｍ番地はＲコード４３を書換えるのではなく
、直接マイクロシーケンス制御部１０へ入力される。

テスト命令の取込みではメモリサイクルは起動されない
、テスト命令の取込みのタイミングをテスト結果の出力
タイミングと共に第６図のタイミングチャートに示す。

ＤＢＧＡＣｌ［Ｉがネゲートされているとき、ｒＲＬＯ
：２ビン１６と００：３１ピン２１とにテスト命令のピ
ントパタンを入力しながらＢＣＬＫとＣＬｌ［の両方が
立上がるタイミングに同期してＤＢＧＩＮＴＩビン１７
をアサートすることによりテスト命令が取込まれる。

（７，１，１）　　ｒＲコードのフォーマットとテスト
命令」第３８１はＲコード４３のフォーマットの模式図
である。Ｒコード４３は３２ビツト長であり、各フィー
ルドの意味は以下の通りである。

０Ｐ１：演算に関する第１のパラメータを指定する部分 Ｍ−＝演算結果出力が外部のメモリか否かを指定する部
分 ＯＦ２：演算に関する第２のパラメータを指定する部分 Ｒ１ソースオペランドのレジスタ位置を指定する部分 ＲＤ：デスティネーションオペランドレジスタ位置を指
定する部分 Ｗｌソースオペランドサイズを指定する部分−〇：デス
ティネーションオベランドサイズを指定する部分 また、マイクロｌｌ０Ｍ番地を指定するフィールドは８
ビツトであり、マイクロシーケンス制御部１０へ入力さ
れる際に下位にゼロが４ビ、ト拡張される。本発明のマ
イクロプロセッサのマイクロプログラムはｌワードが１
１２ビツトのマイクロ命令でコーディングされており、
４にワードの空間に格納されている。各Ｒコード４３で
指定される各マイクロプログラムルーチンのエントリ番
地の下位４ビツトは必ずゼロである。従ってＲコード４
３で指定可能なマイクロプログラムルーチンのエントリ
は２５６個である。

第３２〜３７図に示すテスト命令のフォーマットの内、
Ｒコード４３を書換える命令は第３２図に示す第１連続
実行命令と第３４図に示す第１ステツプ実行命令とであ
る。この２つの命令が人力されるとＲコード４３の内の
ＯＰＩフィールドとマイクロＲＯＭ番地を指定するフィ
ールド以外が書換えられる。１フイールドは問フィール
ドに、ＯＰ２フィールドはＴＰＡＲフィールド・に、Ｒ
Ｓフィールドは５ＲＥＧフイールドに、Ｐロフィールド
はＤＲＥＧフィールドに、−ＳフィールドはＺＳフィー
ルドに、ＷＤフィールドはＺＤフィールドにそれぞれ書
換えられる。Ｏｌ”ｌフィールドとマイクロＲＯＭ番地
の上位８ビツトを示すフィールドはテスト命令取込み前
の値のまま保持される。

第３９図に具体的なプロセッサ命令のＲコード４３の例
を示す。各命令の意味は以下の通りである。

ＭＯＶ、鏝　１１２　、阿ＥＭ：レジスタ２から４バイ
トのデータをメモリへ転送する。

ｃＭｐ、ｎ　　Ｒ８、ＲＯ：レジスタ８とレジスタＯの
各１バイトのデータを比較 する。

ＡＤＤ、Ｗ　　阿ＥＭＲ２：レジスタ２の４バイトのデ
ータにメモリの４バイトの データを加算してレジスタ ２に格納する。

ＳＨＡ、Ｗ　　１１２　、ｌ？ｏ　　：レジスタＯの４
バイトのデータを２ビツト算術シフト する。

ＭＵＬ、ＨＲ７，Ｒ１５ニレジスタフとレジスタ１５の
各２バイトのデータを乗算 してレジスタ１５に格納する。

Ｊｌ’ｌＰ　　　ａ（１１３）　　：レジスタ３０４バ
イトのデータをアドレスとする番地 ヘジャンプする。

本発明のマイクロプロセッサでは−ＯＶ、ＷとＡＤＤ、
Ｗとは共に同じマイクロプログラムで処理されるためマ
イクロプログラムルーチンを共有しており、マイクロＲ
ＯＭ番地は互いに等しい、また、各命令のオペランドの
レジスタ番号及びオペランドサイズがＲコード４３の種
々のフィールドにマイクロプログラムに対するパラメー
タとして反映されている。

第４０図に具体的なテスト命令の例を示す。各命令の意
味は以下の通りである。

ＴＥＳＴＡＬＵＯＰＥ　　　：　　ＡＬＵノ各種演算機
能をテストする第２連続実行命令。

ＴＥＳＴＡＡＤＤ　　　　ニオペランドアドレス計算部
をテストする第２連続実行 命令。

ＴＣＭＰ、Ｂ　Ｒ８，ＲＯ：　ＣＭＰ、Ｂ　Ｒ８，ＲＯ
と同じマイクロプログラムルーチンを実 行する第１連続実行命令。

３３阿ＯＬ、Ｉ（Ｒ７，Ｒ１５：門υＬ、）Ｉ　Ｒ７，
Ｒ１５のマイクロプログラムルーチンのエンド リ番地から３番地光のマイ クロ命令を１つだけ実行す る第１ステツプ実行命令。

０１ｌＴＰｔｌＴ　Ｒ３：レジスタ３の４バイトのデー
タをＡＡババス０とアドレス 出力回路５８とを通じてマイ クロプロセッサ外部へ出力 する第１連続実行命令。

ＩＮＰＩＪＴ　　Ｒ５Ｆデータ演算部５６中のＤＤレジ
スタ２９の４バイトのデータ をレジスタ５へ転送する第 １連続実行命令。

テスト命令ではＲコード４３のＯＰｌを変更することが
できないため、上述のテスト命令の内、ＴＣＭＰ、Ｗあ
るいは５３ＭＩＩＬ、　ｌ（の命令を実行する前に、Ｏ
ＰＩが“００００”になるプロセッサ命令をプロセッサ
モードで実行しておく必要がある。しかし、本発明のマ
イクロプロセッサではテスト命令の下位３２ビツトの各
ビットの設定を自由に行い得ることにより、テストモー
ドでマイクロプロセッサの各部分を診断する診断専用の
マイクロプログラムルーチンもプロセッサ命令のマイク
ロプログラムルーチンもテスト命令で実行できる。

（７，２）　　ｒテスト結果の出力」 本発明のマイクロプロセッサがテストモードにおいてテ
スト結果を出力するタイミングをテスト命令の取込みタ
イミングと共に第６図のタイミングチャートに示す。

テストモードでは、アドレス出力回路５８は＾Ａババス
０の内容で常時出力ピンＡＯ：３Ｌを駆動しており、メ
モリサイクルは起動されない。テスト命令に従ってＡＡ
ババス０ヘテスト結果が出力されるとその値が出力ビン
Ａ（ｈ３１へ出力される。また、命令フェッチ部５１が
テストされる場合はテスト結果をＤＤババス９とデータ
入出力回路５９とを介してマイクロプロセッサ外部へ出
力する。この際には出力ビン＾０：３１でテスト結果を
出力する場合と同じく、ＤＢＧＡＣＫＩビン１８のアサ
ート朋間中、データ入出力回路５９は００バス１９の内
容で入出力とンロ０：３１を駆動する。この場合もメモ
リサイクルは起動されない。

（７，３）　　ｒステップ実行命令の動作」本発明のマ
イクロプロセッサでは、ステップ実行命令を実行させる
と、マイクロ命令が１命令だけ実行され、次のテスト命
令を待機する状態となる０本発明のマイクロプロセッサ
ではステップ実行命令を実行する際は、マイクロ命令の
一部でありマイクロプログラムの実行シーケンスを制御
するシーケンスフィールドをマイクロシーケンサへ転送
する部分をハードウェア的にステップ実行命令の実行状
態とする。

第４８図は本発明のマイクロプロセッサのマイクロ命令
のフィールド分割を示す模式図である。

本発明のマイクロプロセッサのマイクロ命令は第４８図
に示すように１０１１１のフィールドに分割される。各
フィールドはマイクロ命令デコーダによりデコードされ
、マイクロ命令で指定される全制御線と１・対１に対応
する信号となる。マイクロプログラムの実行シーケンス
を制御するフィールドは６ビツトであり、ピントパタン
により第４９図に示すような制御を行う。

第５０図はステップ実行命令を実行させるための制御回
路の構成を示す回路図である。

図中、６１はマイクロＲＯ１＋１２から出力されたマイ
クロ命令の６ビツトのシーケンスフィールド６６をラン
チするシーケンスフィールド出力ランチである。

６２はＩＲＬＯ：２ビン１６から取込まれたテスト命令
の上位３ビツトをラッチするｆＲＬ入カシカラッチる。

６３はｒｌ？Ｌ入カラ７チ６２の出力６５に従ってシー
ケンスフィールド出力ラッチ６１の出力６７を次に実行
すべきマイクロ命令の番地を決定するマイクロシーケン
サ６４へそのまま信号！６８を介して出力するか、ある
いは強制的にｒｏｌｏｌｌｌＪにした上で信号線６８を
介して出力するかを制御するマイクロシーケンス変更回
路である。

ステップ実行命令では第３４図及び第３５図に示すよう
に、命令の上位２ビツトが「１１」であり、このときマ
イクロシーケンス変更回路はシーケンスフィールド出力
ラッチ６１の出力６７の値に拘わらすｒｏｌｏｌｌｌＪ
を信号線６８へ出力する。第４９図に示すようにｒｏｌ
ｏｌｌｌＪはマイクロプログラムルーチンの終了を示す
ビットバタンであり、マイクロシーケンサ６４はマイク
ロプログラムが終了して次のテスト命令の入力待ち状態
となる。

シーケンスフィールド出力ラッチ６１の出力６７はデー
タ演算部５６八も供給されている。データ演算部５６は
この信号に従って作業用スタックポインタ値の正規スタ
ックポインタへの転送、あるいは作業用ステータスフラ
ッグの正規プログラムステータスレジスタへの転送等を
行う、このため、データ演算部５６へ供給されるシーケ
ンスフィールド出力ラッチ６１の出力信号は本来のマイ
クロ命令で指定されたビットバタンである出力６７とす
る。これによりデータ演算部５６はステップ実行命令を
実行する場合もその他の場合と同じ動作をする。

（７，４）　　ｒ自己診断機能」 本発明のマイクロプロセッサではテスト命令で起動する
診断用マイクロプログラムルーチン以外にも、マイクロ
プロセッサがリセットされた場合に、各部を自己診断す
るマイクロプログラムルーチンが内蔵されている。本発
明のマイクロプロセッサではマイクロｌ？ｏｒ＋１２．
命令デコード部５２．オペランドアドレス計算部５４．
データ演算部５６の各部を自己診断する。第４１図に本
発明のマイクロプロセッサの自己診断用のマイクロプロ
グラム全体の処理手ｉ頃のフローチャートを示す。

自己診断は本発明のマイクロプロセッサをテストモード
にして実行される。本発明のマイクロプロセッサでは自
己診断のために２つのカウンタと４つのリニアフィード
バックシフトレジスタとが内蔵されている。

カウンタは自己診断のためのデータ発生器として動作し
、リニアフィードバックシフトレジスタは疑似乱数発生
器またはデータ圧縮器として動作する。リニアフィード
バックシフトレジスタを疑似乱数発生器あるいはデータ
圧縮器として使用する手法、リニアフィードバックシフ
トレジスタを使用してＬＳＩに自己診断機能を持たせる
手法については国中、［テストの手を借りずにテストが
できる論理ＬＳＩ　Ｊ　、日経エレクトロニクス、１９
８３年６月２０号、ｐｐ、１２４−１３３で述べられて
いる。

まず、プロセッサ各部の初期設定のためのリセットシー
ケンスのマイクロプログラムの最後でプロセッサモード
からテストモードに遷移し、マイクロＲＯＭ１２のテス
トシーケンスの先頭ヘジャンプする。これにより、マイ
クロＲＯＭ１２の自己診断が実行される。マイクロＲＯ
Ｍ１２の自己診断の結果が０番の汎用レジスタのビット
３１に反映された後、命令デコード部５２を診断するた
めのテストシーケンスの先頭ヘジャンブする。

命令デコード部５２の自己診断が実行され、その結果が
０番の汎用レジスタのビット３０に反映された後、オペ
ランドアドレス計算部５４を診断するためのテストシー
ケンスの先頭ヘジャンブする。

オペランドアドレス計算部５４の自己診断が実行され、
その結果が０番の汎用レジスタのビット２９に反映され
た後、データ演算部５６を診断するためのテストシーケ
ンスの先頭ヘジャンプする。

データ演算部５６の自己診断が実行され、その結果が０
番の汎用レジスタのビット２８に反映された後、テスト
モードからプロセッサモードへ遷移する。

（７，４，１）　　ｒマイクロ番地門の自己診断Ｊ本発
明のマイクロプロセッサでは自己診断時に、マイクロプ
ログラムカウンタ１１をゼロから順番にカウントアツプ
してマイクロＲＯＭ１２中のマイクロ命令を順次的に読
出し、それをマイクロＲＯＭ１２の出力部にある第１リ
ニアフイードバツクシフトレジスタＬＦＳＩ？２４でデ
ータ圧縮する。データ圧縮結果が特定の値になったか否
かは１ビツトで示され、それをマイクロプログラムで読
をる。本発明のマイクロプロセッサのマイクロＲＯＭ１
２の自己診断用マイクロプログラムルーチンのフローチ
ャートを第４２図に示す。

まず、プロセッサ各部の初期設定のためのリセットシー
ケンスのマイクロプログラムの最後でプロセッサモード
からテストモードに遷移し、マイクロＲＯＭ１２のテス
トシーケンスの先頭ヘジャンブする。そして、マイクロ
プログラムカウンタに“０″がセットされ、第１リニア
フイードバツクシフトレジスタＬＰＳＲ２４が初期化さ
れる。

次にマイクロプログラムカウンタが順次インクリメント
され、その時点のマイクロ１１０Ｍ１２の出力が第１リ
ニアフイードバツクシフトレジスタＬＦＳＲ２４でデー
タ圧縮されて蓄積される。

圧縮されたデータの最終結果が総て“Ｏ′であるか否か
を示す１ビツトがチエツクされ、ＹＥＳであれば０番の
汎用レジスタのと７１・３１が“０”にされ、ＮＯであ
れば０番の汎用レジスタのビット３１が”ビにされる。

この後、命令デコード部５２のテストシーケンスへジャ
ンプする。

また、マイクロＲＯＭ１２の出力部の第１リニアフイー
ドバツクシフトレジスタＬＦＳＲ２４には１つのマイク
ロ番地（１１’９ＦＦ番地：Ｈ“は１６進数を表す）が
割当てられており、ｌｌ’９ＰＦ番地のマイクロ命令を
ステップ実行命令で実行すると第１リニアフイードバツ
クシフトレジスタＬＰＳＲ２４の内容がマイクロ命令と
して実行される。

（７，４，２）　　ｒ命令デコード部の自己診断機能」
本発明のマイクロプロセッサの命令デコード部５２は入
力部に１７ビノトのカウンタ２８を有し、Ｒコードラン
チ部１４とＡコードラッチ部１５とにデータ圧縮器とし
て第２．第３リニアフィードバックシフトレジスタＬＦ
ＳＲ２５，２６を有する。リセット時にはカウンタ２８
から１７ビツトのビットバタンを［Ｂ”０００００００
００００００００００Ｊから「Ｂ″１１１１１１１１１
１１１１１１１１Ｊまですべての種類発生してそのビッ
トバタンをデコードし、デコード結果を上記の２つのデ
ータ圧縮器としての第２．第３リニアフイードバツクシ
フトレジスタＬＦＳＲ２５，２６へ入力する。データ圧
縮結果が特定の値になったか否かは各１ビツトで示され
、マイクロプログラムでそれを読取ることができる。本
発明のマイクロプロセッサの命令デコード部５２の自己
診断用マイクロプログラムルーチンのフローチャートを
第４３図に示す。

まず、第２．第３リニアフイードバツクシフトレジスタ
ＬＰＳＲ２５，２６が初期された後、命令デコード部５
２の入力部の１７ビワトカウンタ２８が“Ｏ”に初期化
される。

カウンタ２８がＪｕ１１次インクリメントされ、その時
点の命令デコード部５２の出力を第２リニアフイードバ
ツクシフトレジスタＬＰＳＲ２５と第３リニアフイード
バンクシフトレジスタＬＰＳＲ２６とでデータ圧縮して
蓄積する。

圧縮されたデータの最終結果が双方共聴て０”であるか
否かがチエツクされ、ＹＥＳであればＯ＃の汎用レジス
タのビット３０が０”にされ、Ｎｏであれば０番の汎用
レジスタのビット３０が“１”にされる。この後、オペ
ランドアドレス計算部５４のテストシーケンスへジャン
プする。

（７，４，３）　　ｒデータ演算部とオペランドアドレ
ス計算部の自己診断機能」 データ演算部５６とオペランドアドレス計算部５４との
自己診断時にはマイクロプロセッサ外部からのデータ入
力とマイクロプロセッサ外部へデータ出力は行われない
。データ演算部５６とオペランドアドレス計算部５４と
の自己診断に使用するデータはデータ演算部にある疑似
乱数発生器兼データ圧縮器である第４リニアフイードバ
ツクシフトレジスタＬＰＳＲ２７または定数ＲＯＭある
いはマイクロ命令中のリテラルフィールドから得る。

自己診断結果は第４リニアフイードバツクシフトレジス
タＬＰＳＲ２７あるいはレジスタへ出力される。

自己診断の結果、マイクロプロセッサに不具合があるか
否かの判断はリセット後に汎用レジスタの内容をプロセ
ッサ命令で読出すことにより行う。

本発明のマイクロプロセッサのマイクロプログラムでは
第４リニアフイードバツクシフトレジスタＬＦＳＲ２７
は１つのワーキングレジスタとして指定することが可能
であり、乱数発生器として第４リニアフイードバツクシ
フトレジスタＬＰＳＲ２１の内容を読出すこと及びデー
タ圧縮器として第４リニアフイードバンクシフトレジス
タＬＰＳＲ２７ヘデータを書込むことをマイクロプログ
ラムで指定することが可能である。

（７，５）　　ｒスキャンバスＪ 本発明のマイクロプロセッサでは、第１図に示す様に、
マイクロＲＯＭ１２の出力部とＲコードラッチ部１４と
Ａコードランチ部１５の３つのリニアフィードバンクレ
ジスタＬＰＳＲ２４，２５，２６のシフトパスとが結合
されていて１つのスキャンバスとして構成されている。

スキャンバス命令により、これらのリニアフィードバッ
クシフトレジスタＬＰＳＲ２４，２５，２６に任意の値
を設定すること及びこれらのリニアフィードバンクシフ
トレジスタＬＰＳＲ２４，２５，２６のイ直を二売出す
ことが可能である０本発明のマイクロプロセッサではこ
のスキャンバス命令でＯＰＩフィールドを含む全Ｒコー
ドフィールドの書換えを行う。また、スキャンバス命令
では、Ｒコード４３及びＡコード４２に必要な値をセン
トすることにより故障原因の解明を行い、故障する可能
性が高い部分と低い部分との特定等を行う。

本発明のマイクロプロセッサは上述のスキャンパスを用
いて外部から任意のマイクロ命令を第１リニアフィード
バソクシフトレジスクＬ　Ｐ　Ｓ　Ｒ２４にセントし、
それを実行することができる。

ここで、スキャンバスにより外部から入力したマイクロ
命令を実行する手順を説明する。第５２図は第１リニア
フイードバツクシフトレジスタＬＰＳＲ２４を含むマイ
クロＲＯＭ１２の構成を示すブロック図である。

マイクロプログラムカウンタ１１から人力されたアドレ
ス７０はアドレスデコーダ７１でデコードされ、ＲＯＭ
アレイ７２に記憶されているマイクロ命令がＲＯＭアレ
イ７２の出力信号７６として第１リニアフイードバツク
シフトレジスタしＦＳＲ２４へ入力され、信号７５が“
１”になるタイミングで第１リニアフイードバツクシフ
トレジスタＬＰＳＲ２４の内容が書換わり、マイクロＲ
Ｏ？１１２の出力信号としてマイクロ命令実行制御部１
３へ出力される。

アドレスデコーダ７１はアドレス７０が１６進数で９Ｆ
Ｆである場合に第１　ＬＰＳＲ内容書換え禁止信号７１
を“ドにし、その他のアドレスである場合は同信号７１
を“０１にする。従って第１リニアフイードバツクシフ
トレジスタＬＰＳＲ２４の入力指示信号７４により出力
信号７６の取込みが指示されてもアドレス７０が１６進
数で９ＦＦであれば信号７５は１０”を維持し、第１リ
ニアフイードバツクシフトレジスタＬＦＳＩ１２４の内
容は書変えられない。

従って、スキャンパス命令により実行したいマイクロ命
令を第１リニアフイードバツクシフトレジスタＬＰＳＲ
２４にセントし、次にマイクロＲＯＭ番地が１６進数で
９ＦＦのマイクロ命令を実行させるためのテスト命令を
実行すると、第１リニアフイードバツクシフトレジスタ
ＬＰＳＲ２４にスキャンインされたマイクロ命令が実行
される。

（７，６）　　ｒテストモードとプロセッサモードの切
換え」 本発明のマイクロプロセッサではテストモードとプロセ
ッサモードの切換えをマイクロプロセッサをリセットす
ることなしに行い得るように構成しである このため、本発明のマイクロプロセッサをＬＳＩテスタ
でテストする場合はテスト命令とプロセッサ命令を組合
わせて使用する。テストモードとプロセッサモードとの
切換えの状態を概念図として第５１図に示す。

プロセッサモードからテストモードへの遷移はテスト割
込みにより可能であり、テストモードからプロセッサモ
ードへの遷移は専用のテスト命令（ＥＯＴ命令）の実行
により可能である（７．６．１）　　ｒテストモードへ
の遷移」プロセッサモードからテストモードへの遷手多
は専用の割込みであるテスト割込みにより可能である。

テスト割込みはＴＥＳＴＩビンのアサートにより受付け
られる。なお、このテスト割込みはプロセッサ命令の切
れ目で受付けられるマスク不可能割込みである。

本発明のマイクロプロセッサでは、テスト割込みを受付
けた場合には、各種のレジスタやラッチの内容をテスト
割込みを受付けた直前に実行した命令の終了状態のまま
保持してプロセッサモードからテストモードに遷移し、
テスト命令入力待ち状態となる。

（７，６，２）　　ｒテストモードへの遷移」テストモ
ードからプロセッサモードへの遷移はは専用のテスト命
令（ＥＯＴ命令）の実行により可能である。

本発明のマイクロプロセサでは、テストモードでＥＯＴ
命令を実行した場合には、各種のレジスタ及びラッチの
内容がＥＯＴ命令を実行する前の値に保持されたままで
テストモードからプロセッサモードに遷移し、特定の作
業用レジスタ　（ＥＢレジスタ）の内容をｐｃ値として
そのｐｃ値からプロセッサ命令の実行が開始される。Ｅ
Ｂレジスタはマイクロプログラムから操作可能なレジス
タであり、ＥＯＴ命令の実行直前にＥＢレジスタの値を
テスト命令でセットすることにより、プロセッサモード
に遷移した後、任意のｐｃ値からプロセッサ命令を実行
することが可能である。

（７，７）　　ｒ各部のテスト動作」 ここで、本発明のマイクロプロセッサを診断するための
テスト動作の例を述べる。このテスト動作は例えばＬＳ
Ｉテスタを用いて容易に行うことができる。

（７，７，１）　　ｒマイクロＩ？ＯＭ部」マイクロＲ
ＯＭ部５５のテストはリセット時の自己診断によるマイ
クロＲＯＭ１２のテストと、プロセッサモードでの各命
令の実行及びテストモードでの各テスト命令の実行によ
り行われる。

（７，７，２）　　ｒ命令フェッチ部」命令フェッチ部
５１には命令キューとブランチバッファとがある。この
２つは専用のテストシーケンスによりテストモードとプ
ロセッサモードとを組合わせてテストする。命令フェッ
チ部５１のテスト動作のフローチャートを第４４図に示
す。

命令キュー及びブランチバッファは一種のＲＡＭであり
、第４４図のフローチャートに従ってテストシーケンス
を書込むデータ値を種々　（オール“１”。

オール“０′あるいはランダム数等）に変化させて実行
することによりテストする。

まず、テスト割込みによりプロセッサモードからテスト
モードへ遷移する。テスト命令により命令フェッチ部５
１を命令キュー出力停止状態とする。

次に、ロード命令により命令キューのテストのために命
令キューに書込む４ワードのデータの先頭番地ＡをＤＤ
レジスタ２９に書込む。テスト命令により番地ＡをＥＢ
レジスタへ転送する。次に、ＥＯＴ命令を実行し、命令
フェッチ部５１を命令キュー出力停止状態のままでプロ
セッサモードへ遷移させる。

プロセッサモードで命令フェッチ部５１は番地へから４
ワードのデータをフェッチする。これにより命令キュー
がフル状態になる。

再度テスト割込みによりテストモードへ遷移し、テスト
命令により命令キューの内容をＤＤババス９とデータ入
出力回路５９とを通じてプロセッサ外部へ読出す。テス
ト命令により命令フｊ−７チ部５１の命令キュー出力停
止状態を解除する。更に、テスト命令により命令フェッ
チ部５１を命令キュー常時空状態にする。

ロード命令によりブランチバッファのテストのためにブ
ランチバッファに書込まれるデータの先頭番地ＢをＤＤ
レジスタ２９に書込む。テスト命令により番地Ｂを８３
レジスクへ転送する０次に、ＥＯＴ命令を実行し、命令
フェッチ部５１を命令キュー常時空状態のままでプロセ
ッサモードに遷移させる。

命令フェッチ部５１がＢ番地から２５６バイトのデータ
をフェッチし、ブランチバッファの全エントリにテスト
データを書込む。

再度テスト割込みによりテストモードへ遷移し、テスト
命令によりブランチバッファの内容を００バス１９とデ
ータ入出力回路５９とを通じてプロセッサ外部へ続出す
。テスト命令により命令フェッチ部５１の命令キュー常
時空状態を解除する。更に、ＥＯＴ命令によりプロセッ
サへ遷移する。

（７，７，３）　　ｒ命令デコード部」命令デコード部
５２のテストはリセット時の自己診断による全ビンドパ
クンに対するデコードとプロセッサモードでの各種プロ
セッサ命令の実行とにより実行される。

命令デコード部５２に故障がある場合の故障場所の特定
あるいはより完全なテストを行う場合には、Ｒコードラ
ッチ部１４とへコードランチ部１５とにある第２及び第
３リニアフイードバツクシフトレジスタＬＰＳＲ２５，
２６の値をスキャンパス命令で読出す。

（７，７，４）　　ｒオペランドアドレス計算部」オペ
ランドアドレス計算部５４はリセット時の自己診断によ
る節易テストの他、テストモード及びプロセッサモード
での詳細テストも行える。

テストモードではスキャンバス命令を用いてＡコードラ
ンチ部１５の第３リニアフイードバンクシフトレジスタ
ＬＦＳＲ２６に種々のＡコード４２の値をセントするこ
とにより、非常に詳細なテストや故障の特定が行える。

テストモードとプロセッサモードとを組合わせて行われ
るオペランドアドレス計算部５４のテスト動作の一例の
フローチャートを第４５図に示す。

Ａコード４２でメモリ間接アトレンジングを指定するこ
とによりオペランドアドレス計算部５４のテスト結果を
ＡＡババス０．アドレス出力回路５８を介して外部へ読
出すことができる。第４５図の動作を種々のデータにつ
いて行うことによりオペランドアドレス計算部５４の詳
細なテストが行える。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテスト用データをロードした後、テスト割
込みによりテストモードに遷移する。

データ演算部５６の汎用レジスタからオペランドアドレ
ス計算部５４のベースアドレスレジスタにベースアドレ
ス値をロードするための制御コードを含むＡコード４２
を、スキャンパスにより第３リニアフイードバツクシフ
トレジスタＬＰＳＲ２６にセットする。

Ａコードに従ってオペランドアドレス計算部５４を動作
させるテスト命令を実行する。

次に、データ演算部５６の汎用レジスタからオペランド
アドレス計算部５４のインデックスアドレスレジスタに
インデックスアドレス値をロードし、ベースアドレス値
とインデックスアドレス値とディスプレースメント値と
を３値加算し、その加算結果によりメモリ間接アドレッ
シングをする制御コードとディスプレースメント値を含
むＡコード４２とをスキャンパス命令により第３リニア
フイードバツクシフトレジスタＬＰＳＲ２６にセットす
る。

Ａコード４２に従ってオペランドアドレス計算部５４を
動作させるテスト命令を実行し、３値加算結果をＡＡバ
バス０．アドレス出力口ｆａ１５日を通じて外部へ出力
する。この後、ＥＯＴ命令を実行してプロセッサモード
へ遷移する。

（７，７，５）　　ｒデータ演算部」 データ演算部５６はリセット時の自己診断による簡易テ
ストの他、テストモード及びプロセッサモードでの詳細
テストも行える。

テストモードではスキャンパス命令を用いてＲコードラ
ッチ部１４の第２リニアフイードバンクシフトレジスタ
ＬＰＳＲ２５に種々のＲコード４３の値をセットするこ
とにより、非常に詳細なテスト及び故障の特定が行われ
る。データ演算部５６の故障原因を特定する場合には外
部からスキャンパス命令で任意のマイクロ命令を第１リ
ニアフイードバツクシフトレジスタＬＦＳＩ？２４にセ
ットしてこの命令を実行させることにより、マイクロＲ
ＯＭ１２には存在しない種々のマイクロ命令を実行させ
てより自由度の高いテストを実行する。第１リニアフイ
ードバフクシフトレジスタＬＦＳＲ２４にセットしたマ
イクロ命令を用いたデータ演算部５６の故障原因特定動
作の一例のフローチャートを第４６図に示す。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテストプログラムをロードする０次に、テ
スト割込みによりテストモードに遷移する。

スキャンパス命令により第１リニアフイードバンクシフ
トレジスタＬＦＳＲ２４に故障診断用マイクロ命令ｉ１
をセントする。ｌ＋’９ＦＦ（Ｈ’は１６進数を表す）
番地のマイクロ命令を実行するステップ実行命令により
マイクロ命令ｈ１を実行する。

スキャンパス命令により第１リニアフイードバツクシフ
トレジスタＬＦＳｌ＋２４に故障診断用マイクロ命令間
をセットする。Ｈ’９ＦＦ番地のマイクロ命令を実行す
るステップ実行命令によりマイクロ命令１２を実行する
。この結果は汎用レジスタに保持される。

テスト命令により、汎用レジスタに保持されているマイ
クロ命令Ｍ２の実行結果をプロセッサ外部へ読出す。こ
の後、ＥＯＴ命令を実行してプロセッサモードへ遷移す
る。

次に、ステップ実行命令を使用してマイクロプログラム
ルーチンをステップ実行し、データ演算部の故障原因を
特定する動作の一例のフローチャートを第４７図に示す
。

まず、プロセッサモードにおいてデータ演算部５６の汎
用レジスタにテストデータをロードする。

次に、テスト割込みによりテストモードに遷移させ、乗
算を実行するためのマイクロプログラムルーチンの第１
のステップをステップ実行命令により実行する。テスト
命令によりＡＵＵ出力ラッチの中間結果を外部へ読出す
。

次に、乗算を実行するためのマイクロプログラムルーチ
ンの第２のステップをステップ実行命令により実行する
。テスト命令によりＡＬＵ出力ランチの中間結果を外部
へ読出す。

上述の処理を反復する。

乗算を実行するためのマイクロプログラムルーチンの最
終ステップをステップ実行命令により実行する。

テスト命令により乗算結果を外部へ読出す。この後、Ｅ
ＯＴ命令を実行してプロセッサモードへ遷移する。

この例では乗算を行うマイクロプログラムルーチンを１
ステツプずつ実行して中間結果を順次マイクロプロセッ
サ外部へ読出している。乗算を行うマイクロプログラム
ルーチンが正しく動作しない故障が生じている場合、こ
のテスト方法によりＡＬＩＩでの途中の演算に故障があ
るのか、マイクロプログラムルーチンの最終ステップを
実行する際に演算結果を転送する回路に故障があるのか
等、（８）「本発明の他の実施例」 上述の実施例では、ステップ実行命令はテストモードに
おいてのみ実行可能であるが、たとえば第３８図に示さ
れているＲコード４３のマイクロプログラムルーチンの
エントリ番地指定フィールドを１２ビツトにして、プロ
セッサ命令にステップ実行命令と同様にマイクロ命令を
１ステツプのみ実行する命令を追加することも可能であ
る。

また、マイクロプロセンサ内部にステップ実行モードを
示すビットを記憶するレジスタを設け、このビットがセ
ットされている場合にはマイクロプログラムがステップ
実行されるように構成することも可能である。

また、上述の実施例ではテスト命令により容易にテスト
可能な機能ブロックをマイクロプログラムを構成する一
部の機能ブロックに限っているが、ＰＣＣ演算部５埠 命令をサポートすることも勿論可能である。また、テス
ト命令の種類及びフォーマントを種々追加することも勿
論可能である。

Ｃ発明の効果１ 以上のように本発明のマイクロプロセッサでは、パイプ
ライン処理により高速処理を行う通常のプロセッサ命令
の他にマイクロプロセッサを診断するテスト命令を存し
ている。そして、テストモードで種々のテスト命令を実
行することを可能に構成しているため、マイクロプロセ
ッサのテストプログラム設計が容易になり、従来のマイ
クロプロセッサに比してテストプログラム設計人工が大
幅に削減される。

テストモードにおいては、スキャンイン命令によりマイ
クロＲＯＭの出力部のシフトレジスタに外部からセット
した任意のマイクロ命令を実行することが可能である。

従って、部分的に故障があるマイクロプロセッサを診断
する場合にはこの機能を利用して自由度が高いテストプ
ログラムを設計することが可能であり、このためテスト
プログラムの設計が容易になり、またそれに嬰する人工
が大幅に削減される。特に、マイクロプロセッサがＬＳ
Ｉのマスクバタン設計のマージン不足に起因して故障を
起こし易い部分を含むために製造歩留りが低いような場
合に故障個所を特定する際等には、故障の状況に応じて
テストプログラムを設計することが容易なためそれに要
する時間も短（て済み、少ない人工で種々のテストプロ
グラムが設計可能であり、従って故障場所を特定作業の
高効率で行える。

また、マイクロＲＯＭ出力部のシフトレジスタにマイク
ロＲＯ）’ｌの一つのアドレスを割当てているので、外
部からマイクロ命令を入力して格納することにより、任
意のマイクロ命令を実行させることが可能である．この
ため、外部から入力してシフトレジスタに記憶さセたマ
イクロ命令もマイクロ１１０Ｍ中のマイクロ命令と同一
の制御方法により実行可能なので、ハードウェア量の増
加は微々たるものである。

【図面の簡単な説明】

第１Ｉｆｆｌは本発明のマイクロプロセッサのテストモ
ードでの動作状態の概念を示すブロック図、第２図は本
発明のマイクロプロセッサの一Ｆｊｌ［例を示すブロッ
ク図、 第３図は本発明のマイクロプロセッサの外部ビンを示す
模式図、 第４図は本発明のマイクロプロセッサのバイブライン処
理の概要を示す模式図、 第５図は本発明のマイクロプロセッサの基本メモリアク
セスサイクルのタイミングチャート、第６図は本発明の
マイクロプロセッサのテスト命令の取込みとテスト結果
の出力状態を示すタイミングチャート、 第７図は従来のマイクロプロセッサの一構成例を示すブ
ロック図、 第８図は本発明のマイクロプロセッサのメモリ上での命
令の並び方を示す模式図、 第９図から第１７図は本発明のマイクロプロセッサのプ
ロセッサ命令のフォーマントを示す模式図、第１８図か
ら第３１図は本発明のマイクロプロセッサのプロセッサ
命令のアドレッシングモードを説明するための模式図、 第３２図から第３７図は本発明のマイクロプロセッサの
テスト命令のフォーマットを示す模式図、第３８図は本
発明のマイクロプロセッサのプロセッサ命令のデコード
結果であるＲコードのフォーマントを示す模式図、 第３９図は本発明のマイクロプロセッサのプロセッサ命
令のデコード結果であるＲコードの例を示す模式図、 第４０図は本発明のマイクロプロセッサのプロセッサ命
令のテスト命令の例を示す模式図、第４１図は本発明の
マイクロプロセッサの自己診断用のマイクロプログラム
ルーチンのフローチャート、 第４２図は本発明のマイクロプロセッサのマイクロＲＯ
？Ｉの自己診断用のマイクロプログラムルーチンのフロ
ーチャート、 第４３図は本発明のマイクロプロセッサの命令デコード
部の自己診断用のマイクロプログラムルーチンのフロー
チャート、 第４４図は本発明のマイクロプロセンサの命令フェッチ
部のテストシーケンスの一例を示すフローチャート、 第４５図は本発明のマイクロプロセッサのアドレス計算
部のテストシーケンスの一例を示すフローチャ−ト、 第４６図はスキャンパス命令を用いた本発明のマイクロ
プロセッサのデータ演算部の故障原因特定動作の一例を
示すフローチャート、 第４７図はステップ実行命令を用いた本発明のマイクロ
プロセッサのデータ演算部の故障原因特定動作の一例を
示すフローチャート、 第４８図はマイクロ命令フィールドを示す模式図、第４
９図はマイクロ命令のシーケンスフィールドを示す模式
図、 第５０図はステップ実行命令のための制御回路の構成を
示すブロック図、 第５１図はプロセッサモードとテストモードの遷移状態
の概念を示す模式図、 第５２図はマイクロＲＯＭの一構成例を示すブロック図
である。 １０・・・マイクロシーケンス制御部　　１１・・・マ
イクロプログラムカウンタ　　１２・・・マイクロ１１
０Ｍ１３・・・マイクロ命令実行制御部　　２１・・・
Ｄ　（０）ピン２４・・・ｉｆリニアフィードバックシ
フトレジスタ２９・・・ＤＤレジスタ　　５１・・・命
令フェッチ部５２・・・命令デコード部　　５６・・・
データ演算部なお、各図中同一符号は同−又は相当部分
を示す。

Claims (2)

【特許請求の範囲】
1. （１）レジスタと演算器とを備え、前記レジスタに記憶
   されたデータをオペランドとしてマイクロ命令に従って
   前記演算器により演算を実行するデータ演算部と、 第１のアドレスを含む複数のアドレスそれぞれにマイク
   ロ命令を格納したマイクロＲＯＭと、 マイクロ命令を格納し、第２のアドレスが付与されたレ
   ジスタと、 該レジスタにマイクロ命令を入力する信号入力線と、 第１の命令の実行に際しては、前記第１のアドレスに格
   納されているマイクロ命令に従って前記データ演算部に
   演算を実行させ、第２の命令の実行に際しては、前記第
   ２のアドレスに格納されているマイクロ命令に従って前
   記データ演算部に演算を実行させる手段とを備えたこと
   を特徴とするマイクロプロセッサ。
2. （２）レジスタと演算器とを備え、前記レジスタに記憶
   されたデータをオペランドとしてマイクロ命令に従って
   前記演算器により演算を実行するデータ演算部と、 マイクロ命令が格納されているアドレスを記憶するマイ
   クロプログラムカウンタと、 第１のアドレスを含む複数のアドレスそれぞれにマイク
   ロ命令を格納したマイクロＲＯＭと、 外部からマイクロ命令を入力するための信号入力線と、 前記マイクロＲＯＭから出力されるマイクロ命令及び前
   記入力線を介して外部から与えられるマイクロ命令の双
   方を格納可能なレジスタと、 該レジスタの内容に従って前記データ演算部を制御する
   第１の制御部と、 前記マイクロプログラムカウンタが第１のアドレスを指
   示している場合は前記マイクロＲＯＭから出力されるマ
   イクロ命令の前記レジスタへの格納を許可し、前記マイ
   クロプログラムカウンタが第２のアドレスを指示してい
   る場合は前記マイクロＲＯＭから出力されるマイクロ命
   令の前記レジスタへの格納を禁止する第２の制御部と を備えたことを特徴とするマイクロプロセッサ。