JP2017076300A - 制御装置およびレジスタの故障復帰方法 - Google Patents
制御装置およびレジスタの故障復帰方法 Download PDFInfo
- Publication number
- JP2017076300A JP2017076300A JP2015204290A JP2015204290A JP2017076300A JP 2017076300 A JP2017076300 A JP 2017076300A JP 2015204290 A JP2015204290 A JP 2015204290A JP 2015204290 A JP2015204290 A JP 2015204290A JP 2017076300 A JP2017076300 A JP 2017076300A
- Authority
- JP
- Japan
- Prior art keywords
- register
- failure
- interpreter
- failed
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims description 91
- 238000011084 recovery Methods 0.000 title claims description 19
- 238000012545 processing Methods 0.000 claims abstract description 48
- 238000004088 simulation Methods 0.000 claims abstract description 33
- 238000012790 confirmation Methods 0.000 claims description 31
- 230000005856 abnormality Effects 0.000 description 6
- 238000001514 detection method Methods 0.000 description 6
- 230000002159 abnormal effect Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000008439 repair process Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Images
Landscapes
- Executing Machine-Instructions (AREA)
- Hardware Redundancy (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Description
特許文献1では、実行モードで動作するCPU1つと監視モードで動作するCPU2つの3つのCPUで3重化構成をとり、各CPUから出力されるバスサイクル開始信号を多数決回路でチェックすることで、故障検出を行う(例えば、特許文献1参照)。
特許文献2では、バスに接続された3つ以上のCPUを同期して同じ命令列を処理させ、3つ以上のCPUの処理状態を比較することによって、異常なCPUを検出し、異常と判定した場合にはリセット処理を行い、復帰させるCPUの処理を正常動作しているCPUの処理に同期させて復帰させる(例えば、特許文献2参照)。
以下、図1から図4に基づいて、本発明の実施の形態1における制御装置およびその制御装置におけるレジスタ故障復帰方法について説明する。なお、各図間に同一符号は同一あるいは相当部分を示す。
ここで、発明の対象となる制御装置としては、例えば車載制御装置が想定される。本発明のレジスタの故障復帰方法を用いることで、ハードウェア最小構成のCPU1つでもインタプリタ型のプログラム実行手段によりCPU内のレジスタの故障検出、故障からの復旧が行え、車載機器に要求されるスペース確保の要求を満たし、フォールトトレラント観点から求められるレジスタ故障で完全に動かなくなることを抑制して最低限の機能ながら動作し続けられる車両のシステムを提供することができる。
そこで、本発明では、CPU1内のレジスタが故障しても、これを復旧させることで機能を保つ技術について示す。
認用レジスタ以外のレジスタについては、確認用レジスタが故障していないことを確認後、図3のフローチャートのS106において、レジスタ故障判定がなされ、異常(故障)があった場合は復帰処理へと移行する。
ここで、3つの確認用レジスタを確保する理由は、3つのレジスタの内、2つの比較結果を組み合わせることで故障レジスタを特定するためである。なお、2つのレジスタを比較した場合は、どちらかのレジスタが壊れていた場合に、一方が壊れていることは分かるものの、どちらが壊れているかまでは特定することはできない。
データは同一値を格納する。
Claims (5)
- CPUの命令に用いられる複数のレジスタの中から故障したレジスタを検出し、
RAM上で、上記故障したレジスタを故障していないレジスタにリネームしながらプログラムの実行を継続するインタプリタ型のプログラム実行手段を備えたことを特徴とする制御装置。 - 上記インタプリタ型のプログラム実行手段による処理が継続している間に、上記RAM上で割り込み模擬処理を実行する割り込み模擬処理手段を備えたことを特徴とする請求項1記載の制御装置。
- 上記インタプリタ型のプログラム実行手段は、ROMのコード領域から読み込まれた実行コードの命令が実行許可と判定された場合に、上記命令を実行することを特徴とする請求項1または請求項2記載の制御装置。
- 上記CPUの命令に用いられる複数の上記レジスタの中に、上記レジスタの故障確認、上記インタプリタ型のプログラム実行手段および上記割り込み模擬処理手段による処理実行のためのソフトウェアに用いられる確認用レジスタが含まれることを特徴とする請求項2記載の制御装置。
- CPUの命令に用いられる複数のレジスタの中から故障したレジスタを検出するステップ、
RAM上で、インタプリタ型のプログラム実行手段により、上記故障したレジスタを故障していないレジスタにリネームしながらプログラムの実行を継続するステップを含むレジスタの故障復帰方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015204290A JP6275098B2 (ja) | 2015-10-16 | 2015-10-16 | 制御装置およびレジスタの故障復帰方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015204290A JP6275098B2 (ja) | 2015-10-16 | 2015-10-16 | 制御装置およびレジスタの故障復帰方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017076300A true JP2017076300A (ja) | 2017-04-20 |
JP6275098B2 JP6275098B2 (ja) | 2018-02-07 |
Family
ID=58551338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015204290A Active JP6275098B2 (ja) | 2015-10-16 | 2015-10-16 | 制御装置およびレジスタの故障復帰方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6275098B2 (ja) |
Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5595149A (en) * | 1979-01-12 | 1980-07-19 | Toshiba Corp | Microprogram system |
JPS60120436A (ja) * | 1983-12-02 | 1985-06-27 | Toshiba Corp | マイクロプロセツサ |
JPH01150939A (ja) * | 1987-12-08 | 1989-06-13 | Toshiba Corp | 情報処理装置 |
JPH035836A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | マイクロプロセッサ |
JPH0471053A (ja) * | 1990-07-11 | 1992-03-05 | Nec Corp | データ転送装置 |
JPH07295807A (ja) * | 1994-04-22 | 1995-11-10 | Hitachi Ltd | マイクロプログラム制御装置 |
JP2003141488A (ja) * | 1996-10-25 | 2003-05-16 | Schlumberger System | 高級プログラミング言語を用いたマイクロコントローラ |
JP2010108252A (ja) * | 2008-10-30 | 2010-05-13 | Nec Electronics Corp | 命令コード群の実行方法、マイクロコンピュータ及びプログラム |
-
2015
- 2015-10-16 JP JP2015204290A patent/JP6275098B2/ja active Active
Patent Citations (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5595149A (en) * | 1979-01-12 | 1980-07-19 | Toshiba Corp | Microprogram system |
JPS60120436A (ja) * | 1983-12-02 | 1985-06-27 | Toshiba Corp | マイクロプロセツサ |
JPH01150939A (ja) * | 1987-12-08 | 1989-06-13 | Toshiba Corp | 情報処理装置 |
JPH035836A (ja) * | 1989-06-01 | 1991-01-11 | Mitsubishi Electric Corp | マイクロプロセッサ |
JPH0471053A (ja) * | 1990-07-11 | 1992-03-05 | Nec Corp | データ転送装置 |
JPH07295807A (ja) * | 1994-04-22 | 1995-11-10 | Hitachi Ltd | マイクロプログラム制御装置 |
JP2003141488A (ja) * | 1996-10-25 | 2003-05-16 | Schlumberger System | 高級プログラミング言語を用いたマイクロコントローラ |
JP2010108252A (ja) * | 2008-10-30 | 2010-05-13 | Nec Electronics Corp | 命令コード群の実行方法、マイクロコンピュータ及びプログラム |
Non-Patent Citations (2)
Title |
---|
國本 将也 他: "「永久故障回避のための等価命令列置換手法」", 電子情報通信学会技術研究報告, vol. 第113巻 第169号, JPN6016043036, 25 July 2013 (2013-07-25), JP, pages 121頁〜126頁 * |
國本 将也: "「修士論文 REMIN:等価命令列置換による永久故障回避機能 を備えた高信頼エミュレーション専用CPU」", [ONLINE], JPN6017024200, 24 March 2014 (2014-03-24), JP, pages 1頁〜41頁 * |
Also Published As
Publication number | Publication date |
---|---|
JP6275098B2 (ja) | 2018-02-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6599054B2 (ja) | 異常判定装置、異常判定方法及び異常判定プログラム | |
EP3249534B1 (en) | Vehicle control device | |
US20100306601A1 (en) | Integrated microprocessor system for safety-critical control systems | |
US11281547B2 (en) | Redundant processor architecture | |
US10360115B2 (en) | Monitoring device, fault-tolerant system, and control method | |
US10585772B2 (en) | Power supply diagnostic strategy | |
JP2008112444A (ja) | 信号処理システムを起動/再起動する方法及び信号処理システム | |
CN107924348B (zh) | 用于对车辆的电子的线路单元的状态进行监控的方法和装置 | |
JP2006259935A (ja) | 演算異常判断機能付き演算装置 | |
US11042143B2 (en) | Method and device for detecting errors occurring during computing data models in safety-critical systems | |
JP6275098B2 (ja) | 制御装置およびレジスタの故障復帰方法 | |
EP3525210B1 (en) | Data register monitoring | |
JP2016126692A (ja) | 電子制御装置 | |
CN103473153B (zh) | 用于检测微控制器中的潜在故障的方法和系统 | |
JP5226653B2 (ja) | 車載制御装置 | |
KR20150075867A (ko) | 부트로더 실행 방법 및 장치 | |
JP2021172142A (ja) | 異常検出装置 | |
JP6766612B2 (ja) | 車載式故障診断装置 | |
JP5559100B2 (ja) | 電子制御システム | |
CN113641556B (zh) | 用于保障汽车仪表稳定运行的系统、方法、装置、处理器及其计算机可读存储介质 | |
JP4639920B2 (ja) | 電子制御装置 | |
JP2009282849A (ja) | マイクロコンピュータ | |
JP4613019B2 (ja) | コンピュータシステム | |
JP6512156B2 (ja) | 制御装置 | |
JP2006123831A (ja) | 車両用電子制御装置及びダイアグ処理プログラム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20170704 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170802 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20171212 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180109 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 6275098 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |