JPH11219302A - デ―タ・プロセッサにおいて後続の命令処理に影響を及ぼす方法および装置 - Google Patents
デ―タ・プロセッサにおいて後続の命令処理に影響を及ぼす方法および装置Info
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- JPH11219302A JPH11219302A JP10310268A JP31026898A JPH11219302A JP H11219302 A JPH11219302 A JP H11219302A JP 10310268 A JP10310268 A JP 10310268A JP 31026898 A JP31026898 A JP 31026898A JP H11219302 A JPH11219302 A JP H11219302A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】
【課題】 データ・プロセッサ（１０）において後続の
命令処理に影響を及ぼす方法および装置を提供する。 【解決手段】 一実施例では、データ・プロセッサ（１
０）によって割り込み認識遅延命令（ＩＤＬＹ４）を実
行し、制御された区間にわたって、即ち、所定の時間期
間または所定の命令数の間、割り込みの認識を遅延させ
るか、あるいは条件付きで遅延させることによって、変
更処理を定義する専用命令を用いることなく、リード／
モディファイ／ライト命令シーケンスを実行可能とす
る。ＩＤＬＹ４命令は、後続の命令が条件ビット（３
８）に影響を与える態様を変化させることができる。し
たがって、条件ビット（３８）を用いて、ＩＤＬＹ４命
令の実行後の割り込み非認識区間において、例外処理が
発生したか否かについて判定を行うことができる。
命令処理に影響を及ぼす方法および装置を提供する。 【解決手段】 一実施例では、データ・プロセッサ（１
０）によって割り込み認識遅延命令（ＩＤＬＹ４）を実
行し、制御された区間にわたって、即ち、所定の時間期
間または所定の命令数の間、割り込みの認識を遅延させ
るか、あるいは条件付きで遅延させることによって、変
更処理を定義する専用命令を用いることなく、リード／
モディファイ／ライト命令シーケンスを実行可能とす
る。ＩＤＬＹ４命令は、後続の命令が条件ビット（３
８）に影響を与える態様を変化させることができる。し
たがって、条件ビット（３８）を用いて、ＩＤＬＹ４命
令の実行後の割り込み非認識区間において、例外処理が
発生したか否かについて判定を行うことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、データ・プロセッ
サに関し、更に特定すれば、データ・プロセッサにおけ
る後続の命令処理の影響(affecting)に関するものであ
る。
サに関し、更に特定すれば、データ・プロセッサにおけ
る後続の命令処理の影響(affecting)に関するものであ
る。
【０００２】
【従来の技術】リアル・タイム制御システムにおけるデ
ータ・プロセッサの使用が増加しつつあるため、効率的
なシステム資源の使用を確保するために、新たな技法が
必要とされている。例えば、多くのマルチタスキング・
システムでは、メモリ記憶装置，プリンタ，またはディ
スプレイ画面へのポートのような、同じシステム資源の
いくつかを共有しようとするタスクが数個ある。このよ
うなマルチタスキング・システムにおいて、共有システ
ム資源を可能な限り最も効率的に使用することは非常に
重要である。例えば、多数のタスクがある資源を共有し
ている場合、どのタスクが現在その資源を使用してお
り、当該タスクが実行している機能を妨害してはならな
いか否かについて指示する方法がなければならない。多
くのマルチタスキング・システムでは、この機能のため
にセマファ(semaphore)が用いられている。
ータ・プロセッサの使用が増加しつつあるため、効率的
なシステム資源の使用を確保するために、新たな技法が
必要とされている。例えば、多くのマルチタスキング・
システムでは、メモリ記憶装置，プリンタ，またはディ
スプレイ画面へのポートのような、同じシステム資源の
いくつかを共有しようとするタスクが数個ある。このよ
うなマルチタスキング・システムにおいて、共有システ
ム資源を可能な限り最も効率的に使用することは非常に
重要である。例えば、多数のタスクがある資源を共有し
ている場合、どのタスクが現在その資源を使用してお
り、当該タスクが実行している機能を妨害してはならな
いか否かについて指示する方法がなければならない。多
くのマルチタスキング・システムでは、この機能のため
にセマファ(semaphore)が用いられている。
【０００３】セマファとは、システム資源の現ステータ
スを反映する、一種のフラグまたはステータス・インデ
ィケータである。通常、セマファ内のステータス情報
は、システム資源が現在使用されているか否かについて
の指示を与える。マルチタスキング・システムの中に
は、セマファが、どのタスクが資源を使用しているのか
についての情報、および恐らく当該資源上で実行されて
いる機能の種類についての情報をも含む場合がある。
スを反映する、一種のフラグまたはステータス・インデ
ィケータである。通常、セマファ内のステータス情報
は、システム資源が現在使用されているか否かについて
の指示を与える。マルチタスキング・システムの中に
は、セマファが、どのタスクが資源を使用しているのか
についての情報、および恐らく当該資源上で実行されて
いる機能の種類についての情報をも含む場合がある。
【０００４】例えば、メモリ内の特定の位置を、共有変
数Ｘに対するセマファの位置として指定することができ
る。いずれのタスクも、共有変数Ｘを使用したい場合、
当該タスクは、このメモリ内の特定位置を読み取ること
によって、この共有変数Ｘに対するセマファを読み取ら
なければならない。変数Ｘのセマファは、変数Ｘが特定
のタスクによる排他的アクセスのために現在予約されて
いるか否かというような、変数Ｘのステータスについて
の状態を含む。変数Ｘが現在予約されておりビジーであ
ることを変数Ｘのセマファが示す場合、新たなタスクは
待機しなければならない。新たなタスクは、変数Ｘのセ
マファにポールし続け、変数Ｘのセマファを周期的に読
み取ることによって、変数Ｘが未だ使用されている最中
か、または使用可能になったかについて調べる。
数Ｘに対するセマファの位置として指定することができ
る。いずれのタスクも、共有変数Ｘを使用したい場合、
当該タスクは、このメモリ内の特定位置を読み取ること
によって、この共有変数Ｘに対するセマファを読み取ら
なければならない。変数Ｘのセマファは、変数Ｘが特定
のタスクによる排他的アクセスのために現在予約されて
いるか否かというような、変数Ｘのステータスについて
の状態を含む。変数Ｘが現在予約されておりビジーであ
ることを変数Ｘのセマファが示す場合、新たなタスクは
待機しなければならない。新たなタスクは、変数Ｘのセ
マファにポールし続け、変数Ｘのセマファを周期的に読
み取ることによって、変数Ｘが未だ使用されている最中
か、または使用可能になったかについて調べる。
【０００５】一旦、変数Ｘはもはや予約されておらず、
したがって使用可能であることを変数Ｘのセマファが示
したなら、待機中のタスクは変数Ｘのセマファに書き込
みを行い、そのステータスをビジーまたは使用不可に変
更する。こうして、待機中のタスクはそれ自体の使用の
ために、変数Ｘ資源を効果的にロックする。変数Ｘが使
用されていることを変数Ｘのセマファが示す間、他のタ
スクは変数Ｘを使用することができない。一旦待機中の
タスクが変数Ｘの使用を終了したなら、変数Ｘのセマフ
ァ位置に新しい値を書き込み、変数Ｘのセマファを変更
し、変数Ｘが再び使用可能であることを示す。
したがって使用可能であることを変数Ｘのセマファが示
したなら、待機中のタスクは変数Ｘのセマファに書き込
みを行い、そのステータスをビジーまたは使用不可に変
更する。こうして、待機中のタスクはそれ自体の使用の
ために、変数Ｘ資源を効果的にロックする。変数Ｘが使
用されていることを変数Ｘのセマファが示す間、他のタ
スクは変数Ｘを使用することができない。一旦待機中の
タスクが変数Ｘの使用を終了したなら、変数Ｘのセマフ
ァ位置に新しい値を書き込み、変数Ｘのセマファを変更
し、変数Ｘが再び使用可能であることを示す。
【０００６】
【発明が解決しようとする課題】セマファを用いて共有
システム資源を割り当てるシステムには、重大な問題が
発生する。この問題は、１つ以上のタスクが共有資源の
セマファにポールし、当該資源が既に使用可能になって
いるか否か調べる場合に起こる。例えば、タスク＃１お
よびタスク＃２双方が変数Ｘのセマファをポールしてい
ると仮定する。タスク＃１は、変数Ｘのセマファが変更
され変数Ｘが使用可能であることが示された後に、最初
に変数Ｘのセマファを読み取る。次に、タスク＃２が変
数Ｘのセマファを読み取り、これも変数Ｘが使用可能で
あることを知る。タスク＃１もタスク＃２も、他のタス
クが変数Ｘの使用に競合していることを知らない。
システム資源を割り当てるシステムには、重大な問題が
発生する。この問題は、１つ以上のタスクが共有資源の
セマファにポールし、当該資源が既に使用可能になって
いるか否か調べる場合に起こる。例えば、タスク＃１お
よびタスク＃２双方が変数Ｘのセマファをポールしてい
ると仮定する。タスク＃１は、変数Ｘのセマファが変更
され変数Ｘが使用可能であることが示された後に、最初
に変数Ｘのセマファを読み取る。次に、タスク＃２が変
数Ｘのセマファを読み取り、これも変数Ｘが使用可能で
あることを知る。タスク＃１もタスク＃２も、他のタス
クが変数Ｘの使用に競合していることを知らない。
【０００７】タスク＃１が割り込みを受信した場合、タ
スク＃１はソフトウエア割り込みルーチンを実行し、そ
の後に中断したところから再開しなければならない。一
方、タスク＃２は変数Ｘのセマファにある値を書き込
み、変数Ｘは現在ビジーであることを示す。次に、タス
ク＃２は変数Ｘを使用し始める。タスク＃１はその割り
込みルーチンを終了し、そのソフトウエア・プログラム
を中断したところから再開する。タスク＃１は、変数Ｘ
が使用可能であることがわかったのでソフトウエア・プ
ログラムを中断した。したがって、タスク＃１は変数Ｘ
のセマファにある値を書き込み、変数Ｘが現在ビジーで
あることを示し、変数Ｘを使用し始めようとする。しか
し、変数Ｘは既にタスク＃２によって使用されている。
こうして、衝突が発生する結果となる。その結果、変数
Ｘは転化(corrupt)する虞れがあり、タスクは誤った値
を変数Ｘから受信する可能性がある。したがって、多数
のタスクが効果的かつ効率的に共通資源を共有すること
を可能にする手法が必要とされている。
スク＃１はソフトウエア割り込みルーチンを実行し、そ
の後に中断したところから再開しなければならない。一
方、タスク＃２は変数Ｘのセマファにある値を書き込
み、変数Ｘは現在ビジーであることを示す。次に、タス
ク＃２は変数Ｘを使用し始める。タスク＃１はその割り
込みルーチンを終了し、そのソフトウエア・プログラム
を中断したところから再開する。タスク＃１は、変数Ｘ
が使用可能であることがわかったのでソフトウエア・プ
ログラムを中断した。したがって、タスク＃１は変数Ｘ
のセマファにある値を書き込み、変数Ｘが現在ビジーで
あることを示し、変数Ｘを使用し始めようとする。しか
し、変数Ｘは既にタスク＃２によって使用されている。
こうして、衝突が発生する結果となる。その結果、変数
Ｘは転化(corrupt)する虞れがあり、タスクは誤った値
を変数Ｘから受信する可能性がある。したがって、多数
のタスクが効果的かつ効率的に共通資源を共有すること
を可能にする手法が必要とされている。
【０００８】
【発明の実施の形態】図１は、データ・プロセッサ１０
を示す。一実施例では、データ・プロセッサ１０は、中
央演算装置（ＣＰＵ）１２，メモリ１４，バス・インタ
ーフェース・モジュール１６，およびその他のモジュー
ル１８を含み、これらは全てバス２０を通じて互いに双
方向的に結合されている。バス・インターフェース・モ
ジュール１６は、外部バス２６を通じてデータ・プロセ
ッサ１０外部に結合することも可能である。他のモジュ
ール１８は、オプションとして、１つ以上の集積回路端
子２８を介して、データ・プロセッサ１０外部に結合さ
れる。また、メモリ１４は、オプションとして、１つ以
上の集積回路端子２４を介して、データ・プロセッサ１
０外部に結合される。中央演算装置１２は、オプション
として、１つ以上の集積回路端子２２を介して、データ
・プロセッサ１０外部に結合される。
を示す。一実施例では、データ・プロセッサ１０は、中
央演算装置（ＣＰＵ）１２，メモリ１４，バス・インタ
ーフェース・モジュール１６，およびその他のモジュー
ル１８を含み、これらは全てバス２０を通じて互いに双
方向的に結合されている。バス・インターフェース・モ
ジュール１６は、外部バス２６を通じてデータ・プロセ
ッサ１０外部に結合することも可能である。他のモジュ
ール１８は、オプションとして、１つ以上の集積回路端
子２８を介して、データ・プロセッサ１０外部に結合さ
れる。また、メモリ１４は、オプションとして、１つ以
上の集積回路端子２４を介して、データ・プロセッサ１
０外部に結合される。中央演算装置１２は、オプション
として、１つ以上の集積回路端子２２を介して、データ
・プロセッサ１０外部に結合される。
【０００９】更に図１を参照する。本発明の代替実施例
では、データ・プロセッサ１０として、いずれの形式の
構造でも使用可能である。加えて、データ・プロセッサ
１０は、多種多様な機能を実行可能である。例えば、デ
ータ・プロセッサ１０は、ＲＩＳＣ(Reduced Instructi
on Set Computer)アーキテクチャを用いても良いし、Ha
rvardアーキテクチャを用いても良いし、ベクトル・プ
ロセッサであっても良いし、ＳＩＭＤ(Single Instruct
ion Multiple Data)プロセッサであっても良いし、浮動
小数点算術演算を実行したり、ディジタル信号処理計算
を実行するもの等でもよい。
では、データ・プロセッサ１０として、いずれの形式の
構造でも使用可能である。加えて、データ・プロセッサ
１０は、多種多様な機能を実行可能である。例えば、デ
ータ・プロセッサ１０は、ＲＩＳＣ(Reduced Instructi
on Set Computer)アーキテクチャを用いても良いし、Ha
rvardアーキテクチャを用いても良いし、ベクトル・プ
ロセッサであっても良いし、ＳＩＭＤ(Single Instruct
ion Multiple Data)プロセッサであっても良いし、浮動
小数点算術演算を実行したり、ディジタル信号処理計算
を実行するもの等でもよい。
【００１０】図２は、図１のＣＰＵ１２の一部を示す。
一実施例では、ＣＰＵ１２は、命令パイプ回路３０，命
令デコード回路３２，レジスタ３４，算術演算論理ユニ
ット（ＡＬＵ）４０，およびＣＰＵ制御回路４２を含
む。ＣＰＵ制御回路４２は、制御／ステータス信号５８
を通じて、命令パイプ３０，命令デコード３２，レジス
タ３４，およびＡＬＵ４０に双方向的に結合され、制御
情報を与え、ステータス情報を受信する。命令パイプ３
０は、バス２０を通じて命令を受信する。命令パイプ３
０は、実行すべき１つ以上の命令を格納することができ
る。命令パイプ３０は、導体５４を通じて、命令デコー
ド回路３２に命令を供給する。命令デコード回路３２
は、命令パイプ３０から受信した命令をデコードし、導
体５６を通じてその出力をＣＰＵ制御回路４２に供給す
る。ＣＰＵ制御回路４２は、例外制御回路４４，割り込
み制御回路４６，およびカウンタ／タイマ回路４８を含
む。
一実施例では、ＣＰＵ１２は、命令パイプ回路３０，命
令デコード回路３２，レジスタ３４，算術演算論理ユニ
ット（ＡＬＵ）４０，およびＣＰＵ制御回路４２を含
む。ＣＰＵ制御回路４２は、制御／ステータス信号５８
を通じて、命令パイプ３０，命令デコード３２，レジス
タ３４，およびＡＬＵ４０に双方向的に結合され、制御
情報を与え、ステータス情報を受信する。命令パイプ３
０は、バス２０を通じて命令を受信する。命令パイプ３
０は、実行すべき１つ以上の命令を格納することができ
る。命令パイプ３０は、導体５４を通じて、命令デコー
ド回路３２に命令を供給する。命令デコード回路３２
は、命令パイプ３０から受信した命令をデコードし、導
体５６を通じてその出力をＣＰＵ制御回路４２に供給す
る。ＣＰＵ制御回路４２は、例外制御回路４４，割り込
み制御回路４６，およびカウンタ／タイマ回路４８を含
む。
【００１１】本発明の一実施例では、割り込み制御回路
４６は、カウンタ／タイマ回路４８に双方向的に結合さ
れている。ＣＰＵ制御回路４２は、割り込み信号５０を
通じて、バス２０から１つ以上の割り込み要求信号を受
信する。他のモジュール１８（図１を参照）または外部
バス２６に結合されている回路（図示せず）は、割り込
み信号５０を通じてＣＰＵ制御回路４２が受信する１つ
以上の割り込み要求のソースとなり得る。ＣＰＵ制御回
路４２は、割り込み信号５０を通じて、１つ以上の割り
込み承認およびその他の割り込み関連信号をバス２０に
供給することができる。ＣＰＵ制御回路４２は、オプシ
ョンとして、例外信号５２を通じて、１つ以上の例外発
生信号を受信する場合がある。本発明の実施例の中に
は、ＣＰＵ制御回路４２が、１つ以上の例外承認または
その他の例外ステータス信号をバス２０に供給する場合
もある。
４６は、カウンタ／タイマ回路４８に双方向的に結合さ
れている。ＣＰＵ制御回路４２は、割り込み信号５０を
通じて、バス２０から１つ以上の割り込み要求信号を受
信する。他のモジュール１８（図１を参照）または外部
バス２６に結合されている回路（図示せず）は、割り込
み信号５０を通じてＣＰＵ制御回路４２が受信する１つ
以上の割り込み要求のソースとなり得る。ＣＰＵ制御回
路４２は、割り込み信号５０を通じて、１つ以上の割り
込み承認およびその他の割り込み関連信号をバス２０に
供給することができる。ＣＰＵ制御回路４２は、オプシ
ョンとして、例外信号５２を通じて、１つ以上の例外発
生信号を受信する場合がある。本発明の実施例の中に
は、ＣＰＵ制御回路４２が、１つ以上の例外承認または
その他の例外ステータス信号をバス２０に供給する場合
もある。
【００１２】更に図２を参照すると、本発明の一実施例
では、例外制御回路４４が例外信号５２に結合され、割
り込み制御回路４６が割り込み信号５０に結合されてい
る。例外制御回路４４および割り込み制御回路４６は双
方とも、導体５６および制御／ステータス信号５８に結
合されている。割り込み制御回路４６は、オプションと
して、オーバーライド回路(override circuit)４７を含
むことができる。本発明の代替実施例では、オーバーラ
イド回路４７は、ＣＰＵ制御回路４２内のいずれかの場
所に配置することも可能である。ＣＰＵ制御回路４２
は、オプションとして、集積回路端子２２を介して、デ
ータ・プロセッサ１０外部に結合される場合もある。レ
ジスタ３４は、バス２０に双方向的に結合され、データ
値の受信および供給を行う。レジスタ３４はレジスタ３
６を含む。レジスタ３６は条件ビット３８を含む。レジ
スタ３４は導体６０および導体６２を通じてＡＬＵ４０
に結合され、値を供給する。ＡＬＵ４０の出力は、導体
６４を通じてレジスタ３４に結合され、ＡＬＵ４０から
の出力値を供給する。
では、例外制御回路４４が例外信号５２に結合され、割
り込み制御回路４６が割り込み信号５０に結合されてい
る。例外制御回路４４および割り込み制御回路４６は双
方とも、導体５６および制御／ステータス信号５８に結
合されている。割り込み制御回路４６は、オプションと
して、オーバーライド回路(override circuit)４７を含
むことができる。本発明の代替実施例では、オーバーラ
イド回路４７は、ＣＰＵ制御回路４２内のいずれかの場
所に配置することも可能である。ＣＰＵ制御回路４２
は、オプションとして、集積回路端子２２を介して、デ
ータ・プロセッサ１０外部に結合される場合もある。レ
ジスタ３４は、バス２０に双方向的に結合され、データ
値の受信および供給を行う。レジスタ３４はレジスタ３
６を含む。レジスタ３６は条件ビット３８を含む。レジ
スタ３４は導体６０および導体６２を通じてＡＬＵ４０
に結合され、値を供給する。ＡＬＵ４０の出力は、導体
６４を通じてレジスタ３４に結合され、ＡＬＵ４０から
の出力値を供給する。
【００１３】図３は、図２のＣＰＵ１２が実行可能な割
り込み認識遅延命令の一実施例を示す。
り込み認識遅延命令の一実施例を示す。
【００１４】図４は、図３の割り込み認識遅延命令を用
いて検査およびセット機能を実行する際に使用可能な一
連の命令の一実施例を示す。
いて検査およびセット機能を実行する際に使用可能な一
連の命令の一実施例を示す。
【００１５】図５は、図３の割り込み認識遅延命令を用
いてメモリ・オペランド交換機能を実行する際に使用可
能な一連の命令の一実施例を示す。
いてメモリ・オペランド交換機能を実行する際に使用可
能な一連の命令の一実施例を示す。
【００１６】図６は、図３の割り込み認識遅延命令を用
いてメモリ型カウンタ増分機能(memory-based counter
function)を実行する際に使用可能な一連の命令の一実
施例を示す。 好適実施例の動作 次に、好適実施例の動作について説明する。一実施例で
は、本発明は、所定の時間期間または所定の命令数の間
のいずれかの、制御された区間にわたって割り込みの認
識を遅延させることにより、変更処理を定義する専用命
令を用いずに、リード／モディファイ／ライトの命令シ
ーケンスを実行可能とする効率的な方法および装置を提
供する。
いてメモリ型カウンタ増分機能(memory-based counter
function)を実行する際に使用可能な一連の命令の一実
施例を示す。 好適実施例の動作 次に、好適実施例の動作について説明する。一実施例で
は、本発明は、所定の時間期間または所定の命令数の間
のいずれかの、制御された区間にわたって割り込みの認
識を遅延させることにより、変更処理を定義する専用命
令を用いずに、リード／モディファイ／ライトの命令シ
ーケンスを実行可能とする効率的な方法および装置を提
供する。
【００１７】尚、「バス」という用語は、データ，アド
レス，制御，またはステータスのような１つ以上の様々
な種類の情報を転送するために使用可能な複数の信号ま
たは導体に言及する際に用いる。また、「アサート」お
よび「ニゲート」という用語は、信号，ステータス・ビ
ット，または同様の機構をその論理的真状態から論理的
偽状態にすることをそれぞれ言及する際に用いる。論理
真状態が論理レベル１である場合、論理偽状態は論理レ
ベル０となる。更に、論理真状態が論理レベル０である
場合、論理偽状態は論理レベル１となる。
レス，制御，またはステータスのような１つ以上の様々
な種類の情報を転送するために使用可能な複数の信号ま
たは導体に言及する際に用いる。また、「アサート」お
よび「ニゲート」という用語は、信号，ステータス・ビ
ット，または同様の機構をその論理的真状態から論理的
偽状態にすることをそれぞれ言及する際に用いる。論理
真状態が論理レベル１である場合、論理偽状態は論理レ
ベル０となる。更に、論理真状態が論理レベル０である
場合、論理偽状態は論理レベル１となる。
【００１８】図３を参照する。本発明の一実施例では、
図１および図２に示したデータ・プロセッサ１０のよう
な、ロード／格納アーキテクチャを用いるプロセッサに
おいて、割り込み認識遅延命令（例えば、ＩＤＬＹ４）
を用いて、所定数の命令の間割り込み認識を遅延させる
ことができる。
図１および図２に示したデータ・プロセッサ１０のよう
な、ロード／格納アーキテクチャを用いるプロセッサに
おいて、割り込み認識遅延命令（例えば、ＩＤＬＹ４）
を用いて、所定数の命令の間割り込み認識を遅延させる
ことができる。
【００１９】本発明の一実施例では、割り込み認識を遅
延させる間に続いて実行される命令の所定数は、固定値
（例えば、４命令）とすることができる。本発明の代替
実施例では、この所定数の命令を、いずれの正の整数に
固定することも可能である。図３に示す本発明の一実施
例は、割り込み認識遅延命令（ＩＤＬＹ４）の実行後直
ちに実行される４つの命令の間、割り込みの認識を遅延
させる。このように、割り込み認識遅延命令を実行し、
次いで続く４つの命令の間割り込みを認識せず、ＩＤＬ
Ｙ４命令に続く５番目の命令の実行開始と共に、割り込
み認識を開始する。
延させる間に続いて実行される命令の所定数は、固定値
（例えば、４命令）とすることができる。本発明の代替
実施例では、この所定数の命令を、いずれの正の整数に
固定することも可能である。図３に示す本発明の一実施
例は、割り込み認識遅延命令（ＩＤＬＹ４）の実行後直
ちに実行される４つの命令の間、割り込みの認識を遅延
させる。このように、割り込み認識遅延命令を実行し、
次いで続く４つの命令の間割り込みを認識せず、ＩＤＬ
Ｙ４命令に続く５番目の命令の実行開始と共に、割り込
み認識を開始する。
【００２０】尚、本発明の実施例によっては、所定数の
後続命令の一部として、例外処理の一部として実行され
る命令をカウントする場合があり、一方本発明の他の実
施例では、所定数の後続命令の一部として、例外処理の
一部として実行される命令をカウントしない場合もある
ことを注記しておく。
後続命令の一部として、例外処理の一部として実行され
る命令をカウントする場合があり、一方本発明の他の実
施例では、所定数の後続命令の一部として、例外処理の
一部として実行される命令をカウントしない場合もある
ことを注記しておく。
【００２１】本発明の第１実施例では、割り込み認識遅
延命令を実行した後、所定数の命令の実行の間、割り込
み認識を禁止または遅延させる。割り込み実行を禁止ま
たは遅延する間の所定数の命令は、様々な方法で規定す
ることができる。例えば、割り込み認識遅延命令自体
が、割り込みの認識を遅延させる間の命令数を定義する
フィールドを含むことができる（例えば、図３における
オプションの指定フィールド７０を参照）。代替実施例
では、ユーザによるプログラムが可能な制御レジスタ
（例えば、図２におけるレジスタ３４の１つ）が、割り
込みの認識を遅延させる間の所定数の命令を決定する値
を含むことも可能である。本発明の代替実施例では、い
ずれの形式の方法を用いて所定数の命令を選択すること
も可能であり、例えば、集積回路の端子を介してまたは
マスク・プログラム可能な記憶デバイスによって所定数
の命令を与えることが可能である。
延命令を実行した後、所定数の命令の実行の間、割り込
み認識を禁止または遅延させる。割り込み実行を禁止ま
たは遅延する間の所定数の命令は、様々な方法で規定す
ることができる。例えば、割り込み認識遅延命令自体
が、割り込みの認識を遅延させる間の命令数を定義する
フィールドを含むことができる（例えば、図３における
オプションの指定フィールド７０を参照）。代替実施例
では、ユーザによるプログラムが可能な制御レジスタ
（例えば、図２におけるレジスタ３４の１つ）が、割り
込みの認識を遅延させる間の所定数の命令を決定する値
を含むことも可能である。本発明の代替実施例では、い
ずれの形式の方法を用いて所定数の命令を選択すること
も可能であり、例えば、集積回路の端子を介してまたは
マスク・プログラム可能な記憶デバイスによって所定数
の命令を与えることが可能である。
【００２２】本発明の一実施例では、割り込み認識遅延
命令が所定数の後続の命令を実行する間割り込みの認識
を遅延させる場合、図２に示した回路が、以下のように
機能する。割り込み認識遅延命令は、バス２０から命令
パイプ３０を介して受信される。次に、命令パイプ３０
は、適正な時点においてこの命令を命令デコード回路３
２に供給する。次に、命令デコード回路３２は、割り込
み認識遅延命令のための適切なデコード信号を、導体５
６を通じてＣＰＵ制御回路４２に供給する。すると、Ｃ
ＰＵ制御回路４２は、割り込み制御回路４６を用いて、
割り込み信号５０を通じて受信した割り込み要求の認識
を遅延させる。ＣＰＵ制御回路４２は、所定数の命令の
間、割り込み要求の認識を遅延させる。ＣＰＵ制御回路
４２は、カウンタ／タイマ４８，ならびに命令パイプ３
０および命令デコード回路３２から信号５８を通じて受
信した情報を用いて、割り込み認識遅延命令の実行の直
後からいくつの命令が実行されたのかについて判定を行
うことができる。
命令が所定数の後続の命令を実行する間割り込みの認識
を遅延させる場合、図２に示した回路が、以下のように
機能する。割り込み認識遅延命令は、バス２０から命令
パイプ３０を介して受信される。次に、命令パイプ３０
は、適正な時点においてこの命令を命令デコード回路３
２に供給する。次に、命令デコード回路３２は、割り込
み認識遅延命令のための適切なデコード信号を、導体５
６を通じてＣＰＵ制御回路４２に供給する。すると、Ｃ
ＰＵ制御回路４２は、割り込み制御回路４６を用いて、
割り込み信号５０を通じて受信した割り込み要求の認識
を遅延させる。ＣＰＵ制御回路４２は、所定数の命令の
間、割り込み要求の認識を遅延させる。ＣＰＵ制御回路
４２は、カウンタ／タイマ４８，ならびに命令パイプ３
０および命令デコード回路３２から信号５８を通じて受
信した情報を用いて、割り込み認識遅延命令の実行の直
後からいくつの命令が実行されたのかについて判定を行
うことができる。
【００２３】本発明の実施例では、特にパイプライン・
プロセッサ・アーキテクチャを用いた実施例では、ＣＰ
Ｕ制御回路４２は、後続の命令の内、実行を完了したも
ののみをカウントする場合もあり、あるいは、各命令の
フェッチ，デコード，実行サイクルの間に所定の段階に
到達した、あらゆる後続の命令をカウントする場合もあ
る。
プロセッサ・アーキテクチャを用いた実施例では、ＣＰ
Ｕ制御回路４２は、後続の命令の内、実行を完了したも
ののみをカウントする場合もあり、あるいは、各命令の
フェッチ，デコード，実行サイクルの間に所定の段階に
到達した、あらゆる後続の命令をカウントする場合もあ
る。
【００２４】所定数の後続の命令の間割り込みの認識を
遅延させる代わりに、本発明の代替実施例では、割り込
み認識を遅延させる所定時間期間を定義することも可能
である。これらの代替実施例では、カウンタまたはタイ
マ（例えば、図２におけるカウンタ／タイマ４８）を用
いて所定数のクロック・サイクルをカウントしたり、割
り込みの認識を遅延させる間の所定のナノ秒数をカウン
トすることが可能である。
遅延させる代わりに、本発明の代替実施例では、割り込
み認識を遅延させる所定時間期間を定義することも可能
である。これらの代替実施例では、カウンタまたはタイ
マ（例えば、図２におけるカウンタ／タイマ４８）を用
いて所定数のクロック・サイクルをカウントしたり、割
り込みの認識を遅延させる間の所定のナノ秒数をカウン
トすることが可能である。
【００２５】本発明の一実施例では、割り込み認識遅延
命令が、所定数の後続クロック・サイクルの実行の間ま
たは所定のナノ秒の間割り込みの認識を遅延させる場
合、図２に示すＣＰＵ制御回路４２は、カウンタ／タイ
マ４８を用いて、所定数の命令の実行ではなく、ナノ秒
またはクロック・サイクルをカウントする。この場合
も、命令自体（例えば、図３におけるオプションの指定
フィールド７０），レジスタ値またはその他のプログラ
ム可能な方法のような、ユーザ・プログラム可能な機構
を用いて、所定のナノ秒数または所定数のクロック・サ
イクルをカウンタ／タイマ４８に供給し、割り込み認識
遅延命令の実行に続いて、割り込みを認識しない間の区
間長を決定することができる。
命令が、所定数の後続クロック・サイクルの実行の間ま
たは所定のナノ秒の間割り込みの認識を遅延させる場
合、図２に示すＣＰＵ制御回路４２は、カウンタ／タイ
マ４８を用いて、所定数の命令の実行ではなく、ナノ秒
またはクロック・サイクルをカウントする。この場合
も、命令自体（例えば、図３におけるオプションの指定
フィールド７０），レジスタ値またはその他のプログラ
ム可能な方法のような、ユーザ・プログラム可能な機構
を用いて、所定のナノ秒数または所定数のクロック・サ
イクルをカウンタ／タイマ４８に供給し、割り込み認識
遅延命令の実行に続いて、割り込みを認識しない間の区
間長を決定することができる。
【００２６】本発明の一実施例では、ＣＰＵ制御回路４
２は、割り込み認識遅延命令の実行を完了した後に、割
り込み非認識区間のカウントを開始する。しかしなが
ら、本発明の代替実施例では、ＣＰＵ制御回路４２は、
割り込み認識遅延命令のデコードを開始した後のいずれ
の時点においても、割り込み非認識区間のカウントを開
始することが可能である。
２は、割り込み認識遅延命令の実行を完了した後に、割
り込み非認識区間のカウントを開始する。しかしなが
ら、本発明の代替実施例では、ＣＰＵ制御回路４２は、
割り込み認識遅延命令のデコードを開始した後のいずれ
の時点においても、割り込み非認識区間のカウントを開
始することが可能である。
【００２７】本発明の実施例には、割り込み認識遅延命
令に続く命令はいずれの種類でも可能な場合がある。し
かしながら、状況によっては、除算命令のように多数の
サイクルを必要とする命令を、割り込み認識遅延命令に
続く命令シーケンスに置くと、過度に時間期間が長い割
り込みレイテンシが発生する可能性がある。この問題に
対処するために、本発明の実施例には、割り込み認識遅
延命令の直後に続く命令の種類を限定する場合もある。
例えば、図３を参照すると、割り込み認識遅延命令の直
後に続く４つの命令を、単一サイクルの算術演算または
論理命令，分岐命令，およびロードまたは格納命令に限
定する場合がある。割り込み認識を遅延させる間命令を
制限する目的は、割り込みレイテンシの最大時間期間を
短縮することである。本発明の代替実施例では、割り込
み認識を遅延させる間の命令の種類を制限してもしなく
てもよく、したがって、割り込み認識遅延命令に続く可
能性がある命令の種類を限定してもしなくてもよい。割
り込み認識遅延命令に続く可能性がある命令の特定集合
は、プロセッサ１０毎に異なり、実施例によっては、ユ
ーザ・プログラム可能とすることも可能である。
令に続く命令はいずれの種類でも可能な場合がある。し
かしながら、状況によっては、除算命令のように多数の
サイクルを必要とする命令を、割り込み認識遅延命令に
続く命令シーケンスに置くと、過度に時間期間が長い割
り込みレイテンシが発生する可能性がある。この問題に
対処するために、本発明の実施例には、割り込み認識遅
延命令の直後に続く命令の種類を限定する場合もある。
例えば、図３を参照すると、割り込み認識遅延命令の直
後に続く４つの命令を、単一サイクルの算術演算または
論理命令，分岐命令，およびロードまたは格納命令に限
定する場合がある。割り込み認識を遅延させる間命令を
制限する目的は、割り込みレイテンシの最大時間期間を
短縮することである。本発明の代替実施例では、割り込
み認識を遅延させる間の命令の種類を制限してもしなく
てもよく、したがって、割り込み認識遅延命令に続く可
能性がある命令の種類を限定してもしなくてもよい。割
り込み認識遅延命令に続く可能性がある命令の特定集合
は、プロセッサ１０毎に異なり、実施例によっては、ユ
ーザ・プログラム可能とすることも可能である。
【００２８】本発明の代替実施例では、異なる方法で例
外処理による影響を受ける場合がある。図３に示す本発
明の実施例では、割り込みが認識されていない区間にお
いても、例外を検出し通知する。しかしながら、本発明
の代替実施例では、割り込み認識を遅延させる区間に発
生する例外を検出するが、処理しない場合もある。更に
別の代替実施例では、割り込みを認識しない区間では、
例外を検出すらせず、したがってそれらの処理も行わな
い。加えて、本発明の代替実施例では、異なる形式の例
外を別々に処理する場合もある。例えば、図３に示す割
り込み認識遅延命令（ＩＤＬＹ４）は、割り込みを認識
していない区間では、非トレース(non-trace)および非
ブレークポイント(non-breakpoint)例外の発生によって
条件ビット３８（図２参照）をクリアすることを許す
が、トレースおよびブレークポイント例外は、条件ビッ
ト３８に影響を与えない。
外処理による影響を受ける場合がある。図３に示す本発
明の実施例では、割り込みが認識されていない区間にお
いても、例外を検出し通知する。しかしながら、本発明
の代替実施例では、割り込み認識を遅延させる区間に発
生する例外を検出するが、処理しない場合もある。更に
別の代替実施例では、割り込みを認識しない区間では、
例外を検出すらせず、したがってそれらの処理も行わな
い。加えて、本発明の代替実施例では、異なる形式の例
外を別々に処理する場合もある。例えば、図３に示す割
り込み認識遅延命令（ＩＤＬＹ４）は、割り込みを認識
していない区間では、非トレース(non-trace)および非
ブレークポイント(non-breakpoint)例外の発生によって
条件ビット３８（図２参照）をクリアすることを許す
が、トレースおよびブレークポイント例外は、条件ビッ
ト３８に影響を与えない。
【００２９】本発明の実施例には、割り込み認識遅延命
令の実行に続く割り込み非認識区間に、割り込みを再度
許可する機構を用いることが可能な場合もある。例え
ば、当該区間では、所定の時間期間にわたって特定のレ
ベルの割り込みが保留になっており、したがって割り込
み非認識区間が終了する前にこれを認識する必要がある
ことを、カウンタ／タイマ４８を用いて検出することが
できる。このように、本発明の実施例によっては、実行
が未だ割り込み非認識区間（即ち、所定数の命令，クロ
ック・サイクル，またはナノ秒によって規定される）内
に留まっている間でさえも、オーバーライド回路４７を
用いて割り込みを再度許可することも可能である。割り
込み認識が再び許可された場合、現命令を途中で中断す
ることができ、あるいは割り込みが再び認識される前
に、実行を継続し完了することも可能である。
令の実行に続く割り込み非認識区間に、割り込みを再度
許可する機構を用いることが可能な場合もある。例え
ば、当該区間では、所定の時間期間にわたって特定のレ
ベルの割り込みが保留になっており、したがって割り込
み非認識区間が終了する前にこれを認識する必要がある
ことを、カウンタ／タイマ４８を用いて検出することが
できる。このように、本発明の実施例によっては、実行
が未だ割り込み非認識区間（即ち、所定数の命令，クロ
ック・サイクル，またはナノ秒によって規定される）内
に留まっている間でさえも、オーバーライド回路４７を
用いて割り込みを再度許可することも可能である。割り
込み認識が再び許可された場合、現命令を途中で中断す
ることができ、あるいは割り込みが再び認識される前
に、実行を継続し完了することも可能である。
【００３０】本発明の実施例によっては、全ての割り込
みの認識を遅延させることも可能であるが、一方本発明
の代替実施例では、所定の割り込みレベル未満の割り込
みの認識のみを遅延させることも可能である。所定の割
り込みレベルは、いずれの方法で指定してもよい。例え
ば、所定の割り込みレベルは、割り込み認識遅延命令フ
ォーマット自体の一部として指定してもよく、ユーザ・
プログラム可能なレジスタ内にある値を格納することに
よって指定してもよく、集積回路端子を介してある値を
与えることによって指定してもよく、更に、マスク・プ
ログラム可能な記憶回路にある値を格納することによっ
て指定してもよい。
みの認識を遅延させることも可能であるが、一方本発明
の代替実施例では、所定の割り込みレベル未満の割り込
みの認識のみを遅延させることも可能である。所定の割
り込みレベルは、いずれの方法で指定してもよい。例え
ば、所定の割り込みレベルは、割り込み認識遅延命令フ
ォーマット自体の一部として指定してもよく、ユーザ・
プログラム可能なレジスタ内にある値を格納することに
よって指定してもよく、集積回路端子を介してある値を
与えることによって指定してもよく、更に、マスク・プ
ログラム可能な記憶回路にある値を格納することによっ
て指定してもよい。
【００３１】代替実施例では、本発明は、第１命令に、
後続の命令がステータス・フラグに影響を与える態様を
変化させることを許可する。本発明の一実施例では、図
３に示す割り込み認識遅延命令（ＩＤＬＹ４）の実行
は、１つ以上の後続の命令が図２における条件ビット３
８に影響を与える態様を変化させることができる。例え
ば、図４ないし図６を参照すると、本発明の一実施例で
は、ＩＤＬＹ４命令は条件ビット３８をアサートする。
次に、後続の４つの命令のいずれかの間に例外が発生し
た場合、この例外が発生したときに実行していた命令
は、条件ビット３８をニゲートする。このように、通常
では条件ビット３８を決してクリア即ちニゲートしない
ように定義されている命令（例えばロード命令）であっ
ても、ここでは、ＩＤＬＹ４命令の後に続く４つの命令
の１つがロード命令である場合に、例外がロード命令の
実行中に発生したなら、条件コード・ビット３８をクリ
アすることが可能になる。このように、ＩＤＬＹ４命令
は、後続の命令（例えば、ロード命令）が条件ビット３
８に影響を及ぼす態様を変化させることができる。この
ように条件ビット３８を用いる目的の１つは、後続の４
つの命令が分割不可能に実行されたのではなく、例外処
理が共有資源に影響を与え得ることを示すためである。
後続の命令がステータス・フラグに影響を与える態様を
変化させることを許可する。本発明の一実施例では、図
３に示す割り込み認識遅延命令（ＩＤＬＹ４）の実行
は、１つ以上の後続の命令が図２における条件ビット３
８に影響を与える態様を変化させることができる。例え
ば、図４ないし図６を参照すると、本発明の一実施例で
は、ＩＤＬＹ４命令は条件ビット３８をアサートする。
次に、後続の４つの命令のいずれかの間に例外が発生し
た場合、この例外が発生したときに実行していた命令
は、条件ビット３８をニゲートする。このように、通常
では条件ビット３８を決してクリア即ちニゲートしない
ように定義されている命令（例えばロード命令）であっ
ても、ここでは、ＩＤＬＹ４命令の後に続く４つの命令
の１つがロード命令である場合に、例外がロード命令の
実行中に発生したなら、条件コード・ビット３８をクリ
アすることが可能になる。このように、ＩＤＬＹ４命令
は、後続の命令（例えば、ロード命令）が条件ビット３
８に影響を及ぼす態様を変化させることができる。この
ように条件ビット３８を用いる目的の１つは、後続の４
つの命令が分割不可能に実行されたのではなく、例外処
理が共有資源に影響を与え得ることを示すためである。
【００３２】尚、図４ないし図６に示す一連の命令は全
て、ＩＤＬＹ４命令後の４つの非例外処理命令の間に例
外が受信され処理されたか否かについて判定を行うため
の、条件ビット３８のチェックを含む（即ち、状態コー
ド・ビット３８がゼロに等しい場合、SEQUENCE#FAILED
に分岐する）ことを注記しておく。ＩＤＬＹ４命令の後
に例外が受信され処理された場合、「ＢＦ」命令が、SE
QUENCE#FAILEDと呼ばれる命令のサブルーチンに分岐
し、これを用いて、ＩＤＬＹ４命令後の４つの命令が分
割不可能に実行されなかったこと、および例外処理がセ
マファのような共有資源に影響を与えた可能性があるこ
とを示す。
て、ＩＤＬＹ４命令後の４つの非例外処理命令の間に例
外が受信され処理されたか否かについて判定を行うため
の、条件ビット３８のチェックを含む（即ち、状態コー
ド・ビット３８がゼロに等しい場合、SEQUENCE#FAILED
に分岐する）ことを注記しておく。ＩＤＬＹ４命令の後
に例外が受信され処理された場合、「ＢＦ」命令が、SE
QUENCE#FAILEDと呼ばれる命令のサブルーチンに分岐
し、これを用いて、ＩＤＬＹ４命令後の４つの命令が分
割不可能に実行されなかったこと、および例外処理がセ
マファのような共有資源に影響を与えた可能性があるこ
とを示す。
【００３３】図４は、図３に示した割り込み認識遅延命
令（ＩＤＬＹ４）を用い検査およびセット機能を実行す
る一連の命令を示す。図４に示す検査およびセット機能
は、メモリ・オペランドを検査し、このメモリ・オペラ
ンドの現在値が全て１であるか否かについて判定を行
い、メモリ・オペランドの値を全て１に変化させる（即
ち、メモリ・オペランドの全てのビットがセットされて
いる）。このように、図４に示す一連の命令を用いて、
メモリ内に格納されているセマファ値に対して、検査お
よびセット機能を実行することができる。また、検査お
よびセット機能が分割不可能に実行されたので、検査処
理とセット処理との間で図４に示したソフトウエア・ル
ーチンに異なるタスクが割り込んだことによるセマファ
の転化が発生していないことを、割り込み認識遅延命令
（ＩＤＬＹ４）を用いて保証することも可能である。
尚、図４に示した命令シーケンスは、実際には、検査処
理を実行する前にセット処理を実行することを注記して
おく。これが可能なのは、別のタスクが割り込みを許可
される前に、セット処理および検査処理双方が完了する
ことをＩＤＬＹ４命令を用いて保証することができ、更
に、この場合セマファの値は、２通り即ち全て１または
全て０の可能性しかないからである。したがって、セマ
ファの初期値が全て１であった場合、セマファをセット
するステップがセマファの値を変化させることはない。
尚、検査およびセット機能を実行する代替命令シーケン
スには、代わりに、セット処理の前に検査処理を実行す
る場合もあることを注記しておく。
令（ＩＤＬＹ４）を用い検査およびセット機能を実行す
る一連の命令を示す。図４に示す検査およびセット機能
は、メモリ・オペランドを検査し、このメモリ・オペラ
ンドの現在値が全て１であるか否かについて判定を行
い、メモリ・オペランドの値を全て１に変化させる（即
ち、メモリ・オペランドの全てのビットがセットされて
いる）。このように、図４に示す一連の命令を用いて、
メモリ内に格納されているセマファ値に対して、検査お
よびセット機能を実行することができる。また、検査お
よびセット機能が分割不可能に実行されたので、検査処
理とセット処理との間で図４に示したソフトウエア・ル
ーチンに異なるタスクが割り込んだことによるセマファ
の転化が発生していないことを、割り込み認識遅延命令
（ＩＤＬＹ４）を用いて保証することも可能である。
尚、図４に示した命令シーケンスは、実際には、検査処
理を実行する前にセット処理を実行することを注記して
おく。これが可能なのは、別のタスクが割り込みを許可
される前に、セット処理および検査処理双方が完了する
ことをＩＤＬＹ４命令を用いて保証することができ、更
に、この場合セマファの値は、２通り即ち全て１または
全て０の可能性しかないからである。したがって、セマ
ファの初期値が全て１であった場合、セマファをセット
するステップがセマファの値を変化させることはない。
尚、検査およびセット機能を実行する代替命令シーケン
スには、代わりに、セット処理の前に検査処理を実行す
る場合もあることを注記しておく。
【００３４】図５は、図３に示した割り込み認識遅延命
令（ＩＤＬＹ４）を用いて「メモリ・オペランドとレジ
スタ・オペランドと交換する」機能を実行する、一連の
命令を示す。図５に示す「メモリ・オペランドとレジス
タ・オペランドと交換する」機能は、実際には、"EXCHA
NGE#VALUE"と呼ばれる値を、メモリ内のその初期位置か
らレジスタＲ１に移動させ、次いでセマファ値の位置に
移動させる。セマファ値の位置は、"SEMAPHORE"と呼ば
れるポインタによって示されることを注記しておく。セ
マファ値は、メモリ内のその初期位置からレジスタＲ３
に移動される。図５に示す特定の命令シーケンスでは、
最後の「ＯＲ」命令は、ＩＤＬＹ４命令の後の一連の４
つの命令を完了する以外有用な処理は行わず、こうして
割り込み認識の遅延を終了させる。したがって、最後の
「ＯＲ」命令は、無処理（ＮＯＰ）命令と同じ効果を有
し、異なる命令と置き換えてもよい。
令（ＩＤＬＹ４）を用いて「メモリ・オペランドとレジ
スタ・オペランドと交換する」機能を実行する、一連の
命令を示す。図５に示す「メモリ・オペランドとレジス
タ・オペランドと交換する」機能は、実際には、"EXCHA
NGE#VALUE"と呼ばれる値を、メモリ内のその初期位置か
らレジスタＲ１に移動させ、次いでセマファ値の位置に
移動させる。セマファ値の位置は、"SEMAPHORE"と呼ば
れるポインタによって示されることを注記しておく。セ
マファ値は、メモリ内のその初期位置からレジスタＲ３
に移動される。図５に示す特定の命令シーケンスでは、
最後の「ＯＲ」命令は、ＩＤＬＹ４命令の後の一連の４
つの命令を完了する以外有用な処理は行わず、こうして
割り込み認識の遅延を終了させる。したがって、最後の
「ＯＲ」命令は、無処理（ＮＯＰ）命令と同じ効果を有
し、異なる命令と置き換えてもよい。
【００３５】図６は、図３に示した割り込み認識遅延命
令（ＩＤＬＹ４）を用いて「メモリ型カウンタ増分」機
能を実行する一連の命令を示す。図６に示す「メモリ型
カウンタ増分」機能は、実際には、セマファ値をメモリ
内のその初期位置からレジスタＲ３に移動させ、次いで
１加算することによってセマファ値を増分する。尚、セ
マファ値の位置は、"SEMAPHORE"と呼ばれるポインタに
よって示されることを注記しておく。増分したセマファ
値は、次に、レジスタＲ３からメモリ内のその初期位置
に再び移動される。
令（ＩＤＬＹ４）を用いて「メモリ型カウンタ増分」機
能を実行する一連の命令を示す。図６に示す「メモリ型
カウンタ増分」機能は、実際には、セマファ値をメモリ
内のその初期位置からレジスタＲ３に移動させ、次いで
１加算することによってセマファ値を増分する。尚、セ
マファ値の位置は、"SEMAPHORE"と呼ばれるポインタに
よって示されることを注記しておく。増分したセマファ
値は、次に、レジスタＲ３からメモリ内のその初期位置
に再び移動される。
【００３６】以上、特定実施例を参照しながら本発明を
図示しかつ説明したが、当業者には更なる変更や改良も
想起されよう。したがって、本発明は例示した特定形態
に限定される訳ではなく、本発明の精神および範囲から
逸脱しない全ての変更は、特許請求の範囲に含まれるこ
とは理解されよう。
図示しかつ説明したが、当業者には更なる変更や改良も
想起されよう。したがって、本発明は例示した特定形態
に限定される訳ではなく、本発明の精神および範囲から
逸脱しない全ての変更は、特許請求の範囲に含まれるこ
とは理解されよう。
【図１】本発明の一実施例によるデータ・プロセッサ１
０を示すブロック図。
０を示すブロック図。
【図２】本発明の一実施例による、図１の中央演算装置
（ＣＰＵ）１２の一部を示すブロック図。
（ＣＰＵ）１２の一部を示すブロック図。
【図３】本発明の一実施例による遅延割り込み認識命令
の一実施例を示す表。
の一実施例を示す表。
【図４】本発明の一実施例による検査およびセット機能
を実行する、一連の命令の一実施例を示す表。
を実行する、一連の命令の一実施例を示す表。
【図５】本発明の一実施例によるメモリ・オペランド交
換機能を実行する、一連の命令の一実施例を示す表。
換機能を実行する、一連の命令の一実施例を示す表。
【図６】本発明の一実施例によるメモリ型カウンタ増分
機能を実行する、一連の命令の一実施例を示す表。
機能を実行する、一連の命令の一実施例を示す表。
１０ データ・プロセッサ １２ 中央演算装置（ＣＰＵ） １４ メモリ １６ バス・インターフェース・モジュール １８ その他のモジュール ２０ バス ２２，２４，２８ 集積回路端子 ２６ 外部バス ３０ 命令パイプ回路 ３２ 命令デコード回路 ３４，３６ レジスタ ３８ 条件ビット ４０ 算術演算論理ユニット（ＡＬＵ） ４２ ＣＰＵ制御回路 ４４ 例外制御回路 ４６ 割り込み制御回路 ４７ オーバーライド回路 ４８ カウンタ／タイマ回路 ５０ 割り込み信号 ５２ 例外信号 ５４，５６，６０，６２，６４ 導体 ５８ 制御／ステータス信号 ７０ 指定フィールド Ｒ１，Ｒ３ レジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェフリー・ダブリュー・スコット アメリカ合衆国テキサス州オースチン、ア パートメント1334、ストーンレイク・ブル バード9801
Claims (8)
- 【請求項１】データ・プロセッサにおいて後続の命令処
理に影響を及ぼす方法であって：前記データ・プロセッ
サの命令集合を形成する複数の命令の１つ以上を受信す
る段階；受信した前記複数の命令の前記１つ以上をデコ
ードする段階；デコードした前記複数の命令の前記１つ
以上を実行する段階；前記命令集合内に含まれる１つの
命令である所定の命令を受信する段階；前記所定の命令
をデコードする段階；および前記デコードに応答して、
前記所定の命令のデコードに続く所定数の命令の間、ま
たは前記所定の命令のデコードに続く所定の時間区間に
わたり、前記データ・プロセッサが遭遇するあらゆる例
外の、前記データ・プロセッサの処理を遅延させる段
階；から成ることを特徴とする方法。 - 【請求項２】あらゆる例外の処理を遅延させる前に、前
記所定の命令を実行する段階を更に含むことを特徴とす
る請求項１記載の方法。 - 【請求項３】あらゆる例外の処理を遅延させる前記段階
は：前記所定の命令のデコードに続いて、前記データ・
プロセッサによって処理される４つの後続命令の実行完
了まで、あらゆる例外の処理を遅延させる段階を更に含
むことを特徴とする請求項１記載の方法。 - 【請求項４】あらゆる例外の処理を遅延させる前記段階
は：カウンタをタイマとして用い、前記所定の命令のデ
コードに続く前記所定の時間区間を判定する段階を更に
含むことを特徴とする請求項１記載の方法。 - 【請求項５】あらゆる例外の前記データ・プロセッサに
よる実行を遅延させる前記段階は、割り込み状態例外の
みに応答して、処理を遅延させる段階を更に含むことを
特徴とする請求項１記載の方法。 - 【請求項６】データ・プロセッサであって：所定の命令
集合を実行する命令実行回路であって、該所定の命令集
合が、少なくとも１つの命令を含み、前記命令実行回路
によって実行された場合、前記少なくとも１つの命令の
実行に続く所定数の命令の間、前記データ・プロセッサ
の処理に関連する割り込み状態の認識を、前記データ・
プロセッサに遅延させる命令実行回路；を備えることを
特徴とするデータ・プロセッサ。 - 【請求項７】前記データ・プロセッサが割り込み状態の
認識を遅延させる前記所定数の命令は、前記データ・プ
ロセッサのユーザによって、ユーザ・プログラム可能で
あることを特徴とする請求項６記載のデータ・プロセッ
サ。 - 【請求項８】前記所定数の命令は４つであることを特徴
とする請求項６記載のデータ・プロセッサ。
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|---|---|---|---|---|
| US7805724B1 (en) * | 1998-05-27 | 2010-09-28 | Arc International I.P., Inc. | Apparatus, method and computer program for dynamic slip control in real-time scheduling |
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| US6857036B2 (en) * | 2001-07-17 | 2005-02-15 | Hewlett Packard Development Company, L.P. | Hardware method for implementing atomic semaphore operations using code macros |
| US20030154347A1 (en) * | 2002-02-12 | 2003-08-14 | Wei Ma | Methods and apparatus for reducing processor power consumption |
| US7392400B2 (en) | 2003-04-18 | 2008-06-24 | Via Technologies, Inc. | Microprocessor apparatus and method for optimizing block cipher cryptographic functions |
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| CN100495324C (zh) * | 2006-07-27 | 2009-06-03 | 中国科学院计算技术研究所 | 复杂指令集体系结构中的深度优先异常处理方法 |
| US9772854B2 (en) | 2012-06-15 | 2017-09-26 | International Business Machines Corporation | Selectively controlling instruction execution in transactional processing |
| US10437602B2 (en) | 2012-06-15 | 2019-10-08 | International Business Machines Corporation | Program interruption filtering in transactional execution |
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| US9740549B2 (en) | 2012-06-15 | 2017-08-22 | International Business Machines Corporation | Facilitating transaction completion subsequent to repeated aborts of the transaction |
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| US9348642B2 (en) | 2012-06-15 | 2016-05-24 | International Business Machines Corporation | Transaction begin/end instructions |
| US9448796B2 (en) | 2012-06-15 | 2016-09-20 | International Business Machines Corporation | Restricted instructions in transactional execution |
| CN110535790B (zh) * | 2019-08-23 | 2022-03-18 | 天津芯海创科技有限公司 | 基于semaphore的交换芯片异常报文处理方法 |
| US20240004696A1 (en) * | 2022-06-29 | 2024-01-04 | Red Hat, Inc. | Synchronizing concurrent tasks using interrupt deferral instructions |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5440049A (en) * | 1977-09-06 | 1979-03-28 | Toshiba Corp | Information process system |
| US4236204A (en) | 1978-03-13 | 1980-11-25 | Motorola, Inc. | Instruction set modifier register |
| US4435766A (en) * | 1981-06-16 | 1984-03-06 | International Business Machines Corporation | Nested resource control using locking and unlocking routines with use counter for plural processes |
| CN1004234B (zh) * | 1985-04-01 | 1989-05-17 | 坦德姆计算机有限公司 | 增强的中央处理器(cpu)微转移结构 |
| US4764893A (en) * | 1985-04-26 | 1988-08-16 | International Business Machines Corporation | Noise-immune interrupt level sharing |
| CN1009399B (zh) * | 1987-06-02 | 1990-08-29 | 德国Itt工业股份公司 | 中央处理器 |
| US5499356A (en) * | 1989-12-29 | 1996-03-12 | Cray Research, Inc. | Method and apparatus for a multiprocessor resource lockout instruction |
| JPH03210649A (ja) * | 1990-01-12 | 1991-09-13 | Fujitsu Ltd | マイクロコンピュータおよびそのバスサイクル制御方法 |
| JP2665813B2 (ja) * | 1990-02-23 | 1997-10-22 | 三菱電機株式会社 | 記憶制御装置 |
| JPH05508496A (ja) * | 1990-06-11 | 1993-11-25 | クレイ、リサーチ、インコーポレーテッド | 命令をロードおよびフラグする方法および装置 |
| JPH0467229A (ja) * | 1990-07-06 | 1992-03-03 | Hitachi Ltd | マイクロプロセッサおよびメモリシステム |
| JPH0474229A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 情報処理装置 |
| JPH04306735A (ja) * | 1991-04-04 | 1992-10-29 | Toshiba Corp | 非同期割込み禁止機構 |
| US5301312A (en) * | 1991-08-21 | 1994-04-05 | International Business Machines Corporation | Method and system for utilizing benign fault occurrence to measure interrupt-blocking times |
| US5283870A (en) * | 1991-10-04 | 1994-02-01 | Bull Hn Information Systems Inc. | Method and apparatus for avoiding processor deadly embrace in a multiprocessor system |
| JPH05143322A (ja) * | 1991-11-15 | 1993-06-11 | Sanyo Electric Co Ltd | マイクロコンピユータ |
| DE69326705T2 (de) * | 1992-02-14 | 2000-04-27 | Motorola Inc | Verfahren und Anordnung zur Feststellung der Befehlsablauffolge in einem Datenverarbeitungssystem |
| US5590380A (en) * | 1992-04-22 | 1996-12-31 | Kabushiki Kaisha Toshiba | Multiprocessor system with processor arbitration and priority level setting by the selected processor |
| JPH06110846A (ja) * | 1992-09-25 | 1994-04-22 | Fujitsu Ltd | 排他制御方式 |
| US5768619A (en) * | 1996-02-16 | 1998-06-16 | Advanced Micro Devices, Inc. | Method and system for enabling and disabling functions in a peripheral device for a processor system |
-
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