CN1009399B - 中央处理器 - Google Patents

Abstract

在内部大量并行而同时进行数据传输与处理的数字信号处理用中央处理器，在它的数据存储器(m)和算术逻辑单元ALU(u)之间的利用至少3组数据总线的数据线中加入一个缓冲器(r)，使得在一个时钟周期内，(r)完成为ALU(u)进行一次二地址运算所必须的数据传输，同时完成(m)与(r)间的数据传输。数据传输与处理由控制单元(st)控制，在其内分段存入一个固定程序，且采用流水线方法保证高处理速度。

Description

本发明是涉及一种包含通过数据线与一数据存储器相连接的一个算术逻辑单元（ALU）的单元集成中央处理器。该中央处理器还包含一个控制单元，它通过控制线与ALU和数据存储器二者相连接，以控制数据存储器和ALU之间所进行的数据交换以及在ALU中的数据处理过程。对于单纯的控制任务，这样的中央处理器（也称“微处理器”）例如通常包含适用于某个过程控制任务的一个固定的程序。如果程序是可变的，例如用于一台计算机中，中央处理器就被称为“微计算机”。

这种处理器或者基于冯-诺曼（von-Nenmann）结构，这种结构利用公共信号路径即总线传输数据或指令，或者基于所谓的哈佛（Harvard）结构，在这种结构中数据通道与控制通道是分离的。后一种结构适用于高处理速度至为重要的场合，因为数据和指令在独立的总线上是并行传输的，而不是串行传输的。

这种中央处理器在例如“电子技术”（“Elektronik”）No.25，1982.11.5，139至141页中已有所叙述。

适合作快速信号处理的是32位的高性能微型计算机。

本发明的目的是使这种处理器的速度更快。为了达到这个目的，提出一种处理器结构，在这种结构中算术运算与进行数据传输的控制任务是同时进行的。这是在数据存储器和ALU之间加入一个缓 冲器而成为可能的。在分支场合，通过将“受延时的分支”与有条件或无条件的空操作指令相结合甚至在流水线深度很深的情况下，使速度增加的流水线技术是仍然可用的，并且通常所用的中断控制由一个程序分段代替，该程序分段只允许在程序段结尾处进行中断或转移。

本发明的中央处理器包含一个算术逻辑单元（ALU）（U）、一个数据存储器（m）以及在二者之间的至少一条双向数据通道，通过至少一组数据存储器控制总线（bm）和至少一组ALU控制总线（iu）分别与数据存储器（m）和ALU（U）相连的一个控制单元（st）。在ALU（u）和数据存储器（m）之间加入一个缓冲器（r）。一条第1双向数据线连接数据存储器（m）和缓冲器（r），它包括至少两组单向数据总线（d5，d6），在它们上面数据相对传输。一条第2双向数据线连接ALU（u）和缓冲器（r），它包含：至少两组在它们上面数据流向ALU（u）的单向数据总线（d7、d4）和至少一组在其上数据流向缓冲器（r）的单向数据总线（d8）。在一个时钟信号周期内，可以与ALU（u）中进行数据处理的同时，在所说的5组单向数据总线（d4、d5、d6、d7和d8）上传输数据，ALU（u）中的数据处理是采用流水线方法实现的。缓冲器（r）包含由地址选择的存储单元（ri），它们可接通到5组单向数据总线（d4、d5、d6、d7和d8）中的任何一组上，并相互独立地被读出或写入的。控制单元（st）通过一组缓冲器控制总线（ir）控制缓冲器（r）。控制单元（st）包含一个控制单元存储器（ro），该存储器含有一张可以逐字取出的指令表，其中的指令字是在包含所有数据传输、控制，以及在相关的时钟周期内要执行的ALU操作指令的同一个时期信号周期内取出的。控制单元（st）中的信号处理是以流水线方法进行的。控制单元存储器（ro）中的指令表被分成段，无中断地执行各段是可能的。在一段的接尾处，一个调度部件（sc）能够对通过任务请求端（TR）或一组任务请求总线（tb）加在其上的信号产生响应而发生一次向任何其它段的开始处的转移。在控制单元（st）中，延迟分支技术是和条件和无条件跳越指令被共同采用的。

ALU（u）对所加的数据至少进行下述操作：

加法，右/左移;以“与”或“异或”的形式的逻辑运算以及至少对所加数据部分地进行“非”运算。

ALU（u）至少有一条可用开关控制的直接数据总线从其输出端连向其输入端中的一个。

本发明的中央处理器可用于数字式电视信号处理、图像产生和/或数据再生装置中。

缓冲器是处理器的心脏。为明了起见，首先对在纯并行处理信号的情况下利用缓冲器，但不利用流水线所进行的数据传输加以说明。假定在一个时钟周期内为ALU进行二地址操作以及在数据存储器和缓冲器之间作一次数据传输，缓冲器必须在一个周期中将数据转移过三个存储单元，亦即，ALU只从一个存储单元中读数，对第二个存储单元ALU既读出又写入，而第三个单元是由数据存储器对其或读出或写入。在这种情况下，在数据存储器与缓冲器之间至少必需一条双向的第一数据总线，并在缓冲器与ALU之间至少必需一条双向的第二数据总线和一条第三数据总线，第三数据总线是单向的，并将缓冲器连接到ALU，参见图1。

在ALU中和在数据存储器及缓冲器中都具有高的处理速度这一点是采用流水线实现的。然而，在这种情况下，两条双向的数据总线必须被方向相对的单向数据总线取代，因为在极端情况下，为处理一个基本的操作而进行独立的数据传输，每个时钟周期需要五个存储单元。例如，ALU输出求和结果相对于数据输入的时刻至少移后一个时钟周期，所以不能简单地将这个结果值再送回到与输入数据有关的因而是与ALU有连接的两个存储单元的任何一个中。于是从数据存储器读出与写入数据存储器也需两个存储单元。缓冲器访问中的冲突可由决策逻辑或适当的编程予以避免。

对许多程序的调查表明，平均地，控制数据传输与控制ALU所需操作数量近似相等。因此，所提出的带有缓冲器并对整个数据传输和ALU中的数据处理同时进行控制的结构可使计算机的容量作出平衡的另配，从而速度增加系数高达2。

因而本发明提出一种快速的单片集成中央处理器，它可完成大部分控制功能，特别是在数字式电视信号处理、图像再现和/或数据再生装置中。

根据本发明，在中央处理器中比较不灵活的、受硬件束缚的处理工作由一个可适应的、软件控制的电路原理所取代例如用来处理和产生为对一个阴极射线管或其它的图像再现装置进行同步而所需的 全部信号。除了这个同步功能外，中央处理器通过适当的接口电路使直接产生水平偏转电压成为可能，从而这个系统通过适当的程序能以最优方式适应不同的显像管或其它再现装置的各自的特性。新的偏转原理，例如抑制闪烁的正弦偏转，（在这种原理中，在正弦水平扫描和正弦水平回扫过程中都对屏幕作写操作），可以很容易地得以实现。也可以产生对开关或电源进行控制所必需的信号。

中央处理器的输入信号来自不同的接口电路，这些电路对外部的、可能是仍待数字化的信号进行调节。例如，分离同步信号或限制垂直和水平回扫电压脉冲。可以加在中央处理器中的附加电路完成附加电路完成附加的任务，例如为数字信号处理电路产生高频时钟系统的数控振荡器（DCO）。

适当扩展的中央处理器的用途包括：

产生垂直的和水平同步脉冲，

具有可切换的或自适应的捕捉和抑止特性的锁相环，例如用于水平同步。

DCO控制，计算锯齿形垂直偏转电压或电流，

计算水平的和/或垂直的枕形校正，

计算锯齿形的或其它的水平偏转电压或电流，包括校正，

产生动态聚焦用校正信号，

产生各种键控脉冲，在晶体管或晶闸管输出级中产生水平的或垂直的回扫用的驱动脉冲，

测量同步脉冲与水平回扫脉冲之间的相位差，

驱动开关方式电源用的信号，

标准辨识和多标准运行，

视频信号箝位，以及

图像高度调整和成帧调节。

大部分信号都可由中央处理器实时计算和发送。对于只须偶尔进行计算的那些信号的情况，在电源接通后或每次方式转换后直接作一次计算，并将结果存入一个随机存储器可能是有利的。后者和一个数模转换器共同作为控制信号源（如果需要模拟控制信号）。利用只读存储器也是可能的，但是在这种情况下，灵活性受到了限制。在一个单元中利用几个中央处理器以实现附加功能，效率还可提高。

现在结合附图详细阐述本发明，其中：

图1表示了根据本发明结构的简化的基本原理;

图2示意地表示了控制单元存储器中所存指令;

图3是中央处理器的详细框图。

图1以简化的框图表示了中央处理器。算术运算和数据传输是并行地进行的，即不采用流水线方式。在ALUu与数据存储器m之间加入了缓冲器r，从它的两侧同时可以写入和读出数据，即从数据存储器m侧通过第一组双向数据线和从ALUu侧通过第二组双向数据线。这样，ALUu可以进行连续运算，因为它的输入和输出数据是同时分别地来自和存入缓冲器r的。

第一组双向数据线是由双向的第一组数据总线d1构成的。第二组双向数据线是由双向的第二组数据总线d2和单向的第三组数据总线d3构成的，在d3中数据流向ALUu。

由于速度或成本的原因，可能需要用至少两组方向相对的单向数据总线取代一组双向数据总线。

如果采用流水线技术，用至少两组方向相对的单向总线取代每一组双向数据总线也是必要的。在此情况中，根据流水线处理深度，将各个数据分成按时序在并行通道中被处理的各个数据区。因此，这些数据区的数据是依次地被访问和存入，它们当然需要独立的单向数据总线，因为在双向数据线上同时地，但是方向相反地传输两组数据。

为了进一步提高计算速度，中央处理器最好采用一如在RISC体系结构中所采用的精简指令组，RISC是英语精简指令组计算机（Reduced    In-struction    Set    Computer）的缩写，在图3的实施例中，这个指令组包含32条指令，而常规结构的指令组可能包含高达130条的指令。

如果采用两个数据字，该精简指令组允许在ALUu中实现下述功能：加法、右/左移位、以及对两个所用数据字作“与”或“异或”运算的逻辑功能。由于可以对后者取反，这个指令组可以实现一个信号处理器所必需的全部逻辑功能。

缓冲器r可以包含一些附加的存储器单元，它们用于存储中间结果或频繁使用的常数。在图3的实施例中，它们是三个附加的存储器单元r6、r7、r8，虽然缓冲器r只是与五条单向数据总成d4至d8相连。这也提高了计算速度。

如果ALUu以三地址运算代替二地址运算， 并且如果在一个时钟周期内在数据存储器与缓冲器之间可以作两次独立的数据传输（因而数据存储器可称作双口存储器），则计算速度不将进一步提高。这两个方法将进一步增加所需的存储器单元ri的最小数量和相关的数据总线的数量。

数据通信与在ALUu中的逻辑运算是由控制单元st控制的。

后者（控制单元st-译者注）通过数据存储器控制总线bm与数据存储器m相连，通过缓冲器控制总线ir与缓冲器r相连，并通过ALU控制总线iu与ALUu相连。数据存储器m包含一个RAM（随机存储器）、一个地址译码器以及其它有关的电路。控制单元st包含控制单元存储器ro、一个ROM（只读存储器），后者含有一张约2000条的分段指令表。

图2表示了在图1中的控制单元st的控制单元存储器ro内所存的一个指令字的格式。其第1到第9位规定了数据存储器m中的数据地址ma，而第10至第20位规定了相关的ALU运算和控制运算op。在处理一个指令字时，在数据存储器m与缓冲器r之间的由数据地址ma所规定的数据传输，和ALU运算和控制运算op，以及在ALUu和缓冲器r之间的相关的数据传输，都在一个时钟周期内同时完成的。

控制单元st中的信号处理是最合适地根据流水线原理进行的。只是当从正常的程序顺序脱离时，即如果程序包含分支时，才出现问题。如果在图3的程序环中，在流水线的N深度处理程序含有一条分支指令，在多种转换器mu后的程序流程将在以后改变N个时钟周期。因此，通常的作法是将相应数量的空操作指令插入到某个持续几个时钟周期的分支指令中。然而，这就使一个分支或一次转移变成一条多周期指令。这是与只使用单周期指令的目的相矛盾的。因此，在中央处理器中，更好地使用了延迟转移法。在一条转移指令后的仍处于程序顺序中的那些指令继续执行一直到实际发生转移为止。在程序表中，转移指令前向移位一定的指令数，这个数量便是实际执行转移所延迟的指令数。然而，结果是对程序的控制变得很困难。

因此，宁愿使用“跳越技术”（SKip    technigue），这曾被使用在很多早期的计算机中。一条条件跳行指令决定下一条指令是否被执行。这个技术用于跳过预定的指令数。初看起来，跳越指令似乎不是别的，而就是短的前向分支指令，然而，它们与流水线技术的兼容性很好。将一整套的条件和非条件跳越指令与延迟分支技术结合使用，可以更好地实现程序控制。

按照本发明的中央处理器的另一个特点是，不同于类似的电路，它不含中断控制，尽管如此，它能够相当快地响应外部程序请求。在常规的中断控制中，一条中断指令的直接结果是必须对处理器的内部状态加以保护或存储。在缓冲器r的情况中，这或者将增加附加时间，因为必须对所有存储单元r1……r8中的数据读取和存储，或者需要附加电路，因为必须对中断数据提供附加的存储单元。

在本发明中，在控制单元存储器ro中的程序被很好地分成段以实现类似的中断功能。当热行某一段时，不可能产生中断。在一段的结尾处，可以跳到另一段的开始处。应该跳向哪一段是由调度部件SC（转移地址产生器）确定的，参看图3。根据存储在数据存储器m中的包含16个段的起始地址的转移地址表中的转移地址，这个转移是可能的。

转移地址可以由高度部件SC经由通过任务请求端，TR作为各种任务请求从外部进入调度部件SC的专门指令或者从内部经由存储在控制单元存储器ro中的一条程序指令进行访问通过譬如说是16个任务请求端TR中的一个，中央处理器可以被告知，下面将被执行的是16个可能程序中的哪一个，任务请求指令也包括检验或其它的专用倒行程序，通过这些倒行程序例如否则从外部是不能被访问的存储器的内容变为可访问的了。段的最大长度由最长的外部响应时间决定。

图3是中央处理器的一个详细的示例。数据或控制总线所运载的位数由总线上所打斜线旁的数字表示。输出数据的字长，从而还有数据存储器m和缓冲器r中的字长是12位。可从外部通过输入/输出接口I/O和任务请求端TR访问中央处理器。与图1相同，画出丁数据存储器m、缓冲器r、ALUu以及相关的数据总线d1、d2、d3。控制单元st分成为子电路。

中央处理器的时钟频率为40MHz;为了以1/2的时钟频率读控制单元存储器ro，同时读两个相邻的指令字，后面的多路器mu根据它们为指 令总线ib产生两个相继的20位的指令字，参看图2。这组总线的一部分，即9条线表示缓冲器控制总线ir，它直按控制缓冲器r的地址译码器。

数据存储器m是通过它的地址译码器而被控制的，它是由控制存储器控制总线bm控制的。数据存储器控制总线bm的10条线是第1电子开关S1的输出线，它的第1和第2总线输入口是分别与加法器ad的和高度部件sc的10位输出端相连的。

加法器ad的一个输入端与地址选择器ap的10位的总线输出端相连，而另一个输入端是由指令总线ib中的4位提供的。地址选择器ap的输入信号是指令总线ib的10位或是第4数据总线d4的10位，第4数据总线是图1中第2或第3数据总线d2、d3的一个总成部分。

图3中，用两组方向相对的单向数据总线，即第5数据总线d5和第6数据总线d6，取代了图1中的双向的第1数据总线d1，其中输入给数据存储器m的第6数据总线包含第2电子开关S2，这样，来自指令总线ib的12位可以取代来自缓冲器r的12位写入数据存储器m。

ALUu的两组数据输入端通过第4数据总线d4和第7数据总线d7与缓冲器r相连，而第4数据总线是通过输入/输出接口I/O与外部设备相连的。ALUu的输出端通过第8数据总线d8既与输入/输出接口I/O又与缓冲器r的一个数据输入端相连。

通过输入/输出接口I/O和第8数据总线d8，数据可从外部进入缓冲器r，而无来自ALUu的干扰，而数据从缓冲器r传送到某个外部装置是通过第4数据总线d4的。相关的地址是通过输入/输出接口I/O的一个附加端向外输出的，即指令总线ib的12位，它们是通过输入/输出控制电路ct输出的。

ALUu还包含可在内部切换的数据通道，它们允许ALUu的输出数据直接反馈给它的输入端中的一个，例如在连续累加过程中。这就避免了否则便是必要的通过缓冲器r的间接路径，因而也就避免了采用流水线时在缓冲器-ALU处理通道中所引起的延迟作用。

与输入/输出接口I/O相连的第4数据总线d4也与跳越计算器sk的输入端以及程序程序计算器pc的输入端相连。这两个计数器中的每一个都具有与之相连的附加输入总线，指令总线ib的一部分是各通过一个延迟均衡器dt经由这些总线与它们相连的。

程序计数器pc的输出端向控制单元存储器ro的地址译码器输入信号，而跳越计数器的输出端则是与指令译码器id的一个第1输入端相连的，id有一个与指令总线ib相连的第二输入端。指令译码器id产生M个控制信号ic，例如完成一次加法的与电路关联的ALU指令。然后这些控制信号通过M条独立的控制线被发送给ALU的各个控制子电路，例如门级电路。这M个控制信号ic也控制其它的子电路，例如第1电子开关S1。

指令译码器还产生通过16位任务请求总线tp加到调度部件SC上的任务请求信号。这样，通过程序所需的程序段也是可以选择的。由于指令译码器id是通过一个第3输入端与ALUu相连的，也就可以由ALU的操作控制所需的程序段。指令总线ib通过一个延迟均衡器dt将其4位加于调度部件的另一输入端上。这就提供了产生特别有利的程序的多种可能性。

为检验目的，可以从外部通过一个第1检验端t1增量式地改变程序计数器。由平行一串行转换器CU转变为串行数据的指令总线ib的内容，可从一个第2检验端t2处获得。然而为此目的，中央处理器的时钟频率必须大为下降，例如下降系数为20。

Claims (4)

1、中央处理器，它包括：

-一个算术逻辑单元(ALU)(u)，

-一个数据存储器(m)，

-在数据存储器(m)和ALU(u)之间的至少一条双向数据通道，以及

-通过至少一组数据存储器控制总线(bm)和至少一组ALU控制总线(iu)分别与数据存储器(m)和ALU(u)相连的一个控制单元(st)，

其特征为：

-在ALU(u)和数据存储器(m)之间加入一个缓冲器(r)；

-一条第1双向数据线连接数据存储器(m)和缓冲器(r)，它包括至少两组单向数据总线(d5，d6)，在它们上面数据相对传输；

-一条第2双向数据线连接ALU(u)和缓冲器(r)，它包含：至少两组在它们上面数据流向ALU(u)的单向数据总线(d7、d4)，和至少一组在其上数据流向缓冲器(r)的单向数据总线(d8)；

-在一个时钟信号周期内，可以与ALU(u)中进行数据处理的同时，在所说的5组单向数据总线(d4、d5、d6、d7、d8)上传输数据，ALU(u)中的数据处理是采用流水线方法实现的；

-缓冲器(r)包含由地址选择的存储单元(ri)，它们可接通到五组单向数据总线(d4、d5、d6、d7、d8)中的任何一组上，并相互独立地被读出或写入的；

-控制单元(st)通过一组缓冲器控制总线(ir)控制缓冲器(r)；

-控制单元(st)包含一个控制单元存诸器(ro)，该存储器含有一张可以逐字取出的指令表，其中的指令字是在包含所有数据传输，控制，以及在相关的时钟周期内要执行的ALU操作指令的同一个时钟信号周期内取出的。

-控制单元(st)中的信号处理是以流水线方法进行的；

-控制单元存储器(ro)中的指令表被分成段，无中断地执行各段是可能的；

-在一段的接尾处，一个调度部件(sc)能够对通过任务请求端(TR)或一组任务请求总线(tb)加在其上的信号产生响应而发出一次向任何其它段的开始处的转移，以及

-在控制单元(st)中，延迟分支技术是和条件或无条件跳越指令被共同采用的。

2、权利要求1中所述的一个中央处理器，其特征为：ALU（u）对所加的数据至少进行下述操作：

-加法，右/左移，

-以“与”或“异或”的形式的逻辑运算，以及

-至少对所加数据部分地进行“非”运算。

3、权利要求1和2中所述的一个中央处理器，其特征为ALU（u）至少有一条可用开关控制的直接数据总线从其输出端连向其输入端中的一个。

4、在数字式电视信号处理、图像产生和/或数据再生装置中采用权利要求1至3中任何一条中所述的中央处理器。

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