JP2665813B2 - 記憶制御装置 - Google Patents

記憶制御装置

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JP2665813B2
JP2665813B2 JP2043820A JP4382090A JP2665813B2 JP 2665813 B2 JP2665813 B2 JP 2665813B2 JP 2043820 A JP2043820 A JP 2043820A JP 4382090 A JP4382090 A JP 4382090A JP 2665813 B2 JP2665813 B2 JP 2665813B2
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
    • G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は，複数のプロセツサまたはプロセツサ相当回
路より成る計算機システムにおけるメモリのアクセス方
式に関するものである。
〔従来の技術〕
共有メモリを持つマルチプロセツサ・システムにおい
ては，または並列プログラム処理システムにおいては，
一連のデータ処理を行なううえで，その間に他のデータ
処理が割り込んでは困ることがある。また各プロセツサ
がそれぞれ分担データ処理し，その結果が揃つた後に総
合処理をするといつた同期動作が必要なことがある。
こうした，共有メモリを持つマルチプロセツサ・シス
テムで，共有メモリ領域のデータ処理に対し，一連のデ
ータのリードまたはライトのシーケンスの間，他のプロ
グラムからのメモリ，アクセスを許さない排他動作をす
るアトミツクなメモリアクセス機能が必要となつてく
る。
ここでは，リード，ライト等のメモリに対する動作を
メモリアクセスといい，その間他のプログラムまたはプ
ロセツサによつて分割されない一連のメモリ・アクセス
・シーケンスを，アトミツクなメモリアクセスという。
従来はこのアトミツクなメモリアクセス機能のうち，
リードに続いてライト動作が行なわれる特別な場合に
は，メモリのリード・モデイフアイ・ライト機能により
実現していた。
このことは，たとえば,K.Hwang＆F.A.Briggs著の“Co
mputer Architecture and Parallel Processing"（McGr
aw−Hill Book Comany,1984）の第8.1節“Interprocess
Communication Mechanisms"に述べられており，よく
知られた技術である。
メモリのリード・モデイフアイ・ライト機能は，連続
するメモリ・サイクルで，指定したアドレスからデータ
を読出し，続いて同じアドレスにデータを書き込むこと
ができ，その間，他のメモリ参照を許さない機能であ
る。メモリのこのような機能は，例えば，三菱電機株式
会社の「′88三菱半導体データブツク−メモリ編」の25
6KB DRAMチツプM5M4256で提供されているリード・モデ
イフアイ・ライト機能を利用すれば実現することができ
る。
上記のリード・モデイフアイ・ライト機能を用いてア
トミツクなメモリアクセスを実現する場合には，リード
・モデイフアイ・ライトを行なうプロセツサが独占的に
メモリアクセスを行えるように，メモリ・バスを専用使
用する必要がある。これによつて，他のプロセツサが割
り込んでメモリアクセスを行なうことを防止し，アトミ
ツクなメモリアクセスを実現する。
このようなハードウエア動作を，プログラムあるいは
ミクロな機械命令の面からみてみよう。
上記のようなアトミツクなメモリアクセスを行なうた
めの機械命令としては,F.A.Briggs著の“Synchronizati
on,Coherence,and Event Ordering in Multiprocessor
s"（IEEE Computer,Vol.21,No.2,Februnry1988,pp.9−2
1）にも述べられているように,Test＆Set命令やCompare
＆Swap命令が提供される。いずれも，メモリ上の領域を
排他的にアクセスするための命令である。
Test＆Set命令は，次のような動作を排他的に不可分
な動作として行なう。
Test＆Set（ｘ） ｛temp←x;x←1; return temp;｝ また,Compare＆Swap命令は次のような動作を排他的に
不可分な動作として行なう。
Compare＆Swap（r1,r2,w） ｛temp←x; if（temp＝r1）then｛w;r2;z←１｝ else｛r1←temp;z←０｝｝ ここで,zはフラグ変数で比較結果に応じて０または１
がセツトされる。
これらの命令は，複数の並列に動作しているプログラ
ム間で共有される資源に対応して設けられたロツク，つ
まり，占有確保と開放に用いられる。例えば,lockをこ
のようなロツクとし,lock＝０ならばlockに対応する資
源Ｒがどのプログラムにも確保されていないものとし,l
ock＝１ならば資源Ｒがいずれかのプログラムに確保さ
れているものとする。ここであるプログラムＰが資源Ｒ
を確保するときには，先ず次の動作を行なう。
ｙ＝Test＆Set（lock） 変数ｙにはlockの以前の値が格納されるため，これを
調べることにより,lockの値がTest＆Set命令の実行以前
に０であつたか１であつたかを知ることができる。０で
あつたら対応する資源Ｒは自由であつたことになり,Tes
t＆Set命令によつてlock＝１となり，資源Ｒの使用権が
プログラムＰに得られたことになる。また,yが１であつ
たなら，資源ＲはＰ以外のプログラムに確保されていた
ことになり,Pは資源Ｒが開放されるまでTest＆Set命令
を繰り返すことになる。
以上のことはTest＆Set命令を使って説明したが,Comp
are＆Swap命令についても同等の動作に使用することが
できる。
Test＆Set命令は上述のように資源に対応したロツク
を確保するための命令であるが，一般に資源の使用が終
了し，これを開放するためにロツクを解除するための特
別な命令は設けられていない。上述の例を使えば,lock
←0,すなわち,lockに０をストアするだけでよいため，
通常のストア命令が使われる。
Compare＆Set命令についても同様である。
なお，アトミツクなメモリアクセスに使用されるTest
＆Set命令や,Compare＆Swap命令では，データのリード
とそれに続くライトの動作を排他・一連動作として行な
い，この間に他のメモリアクセスを許してはいなかつ
た。
〔発明が解決しようとする課題〕
従来のマルチプロセツサ・システムでは，アトミツク
なメモリアクセスを行なうためにリード・モデイフアイ
・ライト機能を使用するため,1つのプロセツサがリード
・モデイフアイ・ライトを行なうと，プロセツサとメモ
リを接続するメモリ・バスは占有され，他のプロセツサ
はアトミツクなメモリアクセスとは異なる領域のメモリ
・アクセスであつても，アトミツクなメモリアクセスが
終るまで実行を待たされた。このため処理時間が遅くな
るという第１の課題があつた。
また，従来はリードとそれに続くライトに対してのみ
アトミツクなメモリ・アクセスが可能であり，一連のリ
ードまたはライトの任意のシーケンスに対しては，この
ようなアクセスは出来なかつた。
特開昭59−116866ではアトミツクなメモリアクセスを
アドレスごとに管理し，異なるメモリ領域へのメモリ・
アクセスを可能にする技術が開示されている。
しかし，アトミツクなメモリアクセスがマルチプロセ
ツサ間の同期動作等で必要とされることを考えれば，単
に複数のプロセツサからの異なるアドレスへのメモリア
クセスを許すだけでは不十分である。つまりプロセツサ
ごとに，またはプログラムごとに正しく実行されている
ことを管理しなければ，データ破壊，またはシステム暴
走の恐れがある。
また第２の課題として，機械命令体系で考えると，従
来のTest＆SetやCompare＆Swap命令は，アトミツクなメ
モリアクセスを開始するのに利用されるが，アトミツク
なメモリアクセスの終了には特別の命令がなく，通常の
Store命令または相当命令が使用されていた。このため
他のデータに対するStore命令と混同され，プログラミ
ングを誤る可能性があつた。
さらに第３の課題として，従来のシステムではメモリ
の並列アクセスを想定していなかつたので,Test＆Set命
令やCompare＆Swapは一連の動作保護，したがつて対象
メモリ領域に対してその時点での保護を行なうのみであ
つた。後に続くプログラムや同時に実行されている他の
プログラムの正当性管理は考慮されていなかつたので，
誤つたプログラムに対しデータやシステムが破壊される
危険性があり，信頼性で難点があつた。
第１から第３の課題に対応する発明１から３までをま
とめると，従来考えられていなかつたプログラムの正当
性またはシステムとしての動作の正しさを保証しなが
ら，全体のメモリアクセスの時間を短縮することを目的
とする。
［課題を解決するための手段］ この発明に係る記憶制御装置は、以下の要素を備えた
ものである。
（ａ）複数のプロセッサ、 （ｂ）前記複数のプロセッサがそれぞれアクセスする共
有メモリ、 （ｃ）前記複数のプロセッサと前記共有メモリとが接続
されたメモリバス、 （ｄ）前記メモリバスに接続され、以下の要素を備えた
メモリバス制御手段 （d1）メモリアクセスの上位のアドレスをエントリアド
レスとし、各エントリは少なくとも、前記共有メモリへ
の一連のメモリアクセス・シーケンスが他のメモリアク
セスで分割されないアトミックなメモリアクセスの開始
時にセットされ、終了時にリセットされるフラグと、前
記アトミックなメモリアクセスの下位のアドレスと、前
記アトミックなメモリアクセスの実行元の前記プロセッ
サを示す識別子と、から構成された排他メモリアクセス
記憶アレイ、 （d2）前記各プロセッサによる前記アトミックなメモリ
アクセス要求を前記メモリバスから入力し、このメモリ
アクセスに基づき、このメモリアクセスの上位アドレス
をエントリアドレスとする前記排他メモリアクセス記憶
アレイの前記フラグ、前記アトミックなメモリアクセス
の下位のアドレス、及び、前記識別子、をセットするア
トミックメモリアクセス制御手段、 （d3）前記各プロセッサによる前記共有メモリのアクセ
ス要求を前記メモリバスから入力し、このメモリアクセ
スの上位アドレスをエントリアドレスとする前記排他メ
モリアクセス記憶アレイにセットされた内容に基づき、
前記共有メモリをアクセスするための前記各プロセッサ
による前記メモリバスの使用を許可又は不許可とする制
御を行なうメモリバス許可手段。
また、前記フラグは、前記各プロセッサに設けられた
第１の機械命令でセットされ、前記各プロセッサに設け
られた第２の機械命令でリセットされるものである。
さらに、前記メモリバス許可手段は、メモリアクセス
を不許可とするときには、不許可に対する処理を実行す
る処理ルーチンを起動する手段を備えているものであ
る。
［作用］ この発明においては、プロセッサが一連のデータのリ
ード又はライトのシーケンスが他のメモリアクセスで分
割されない排他動作となっているアトミックなメモリア
クセスの要求を出したとき、これを区別して排他メモリ
アクセス記憶アレイに記憶し、その後のメモリアクセス
に対しては、メモリバス許可手段により、前記排他メモ
リアクセス記憶アレイに記憶させた内容に基づいてアド
レスのチェックを行ない、前記共有メモリをアクセスす
るための各プロセッサによる前記メモリバスの使用を許
可又は不許可とする制御を行なう。
また、第１の機械命令により、アトミツクなメモリア
クセスの開始を示すフラグがセットされ、第２の機械命
令により、前記フラグはセットされる。
さらに、前記メモリバス許可手段は、メモリアクセス
を不許可とするときには、不許可に対する処理を実行す
る処理ルーチンを起動する。
〔発明の実施例〕
本発明の実施例を図に基いて説明する。
第２図はマルチプロセツサ・システムまたは単一プロ
セツサ・システムの構成を示すもので，それぞれの例
（ａ）（ｂ）で，メモリまたはメモリ・バンク（10
0），プロセツサ（200）−（203），入出力制御装置（2
51）−（253），メモリバス制御手段としてのメモリ・
バス制御機構（MBC）（300）はメモリ・バス（400）に
接続されている。４つのプロセツサ（200）−（203）は
メモリ・バス（400）を介してメモリ（100）にアクセス
する。この際のメモリ・バスの制御はメモリ・バス制御
機構（MBC）で行なわれる。
第３図は第２図のメモリ・バス制御機構（300）の内
部を示したもので，アトミツクメモリアクセス制御手段
としてのアトミツク・メモリアクセス制御機構メモリバ
ス許可手段としてのメモリ・バス許可論理（MBGL）（39
0）からなる。図では本発明に関係する部分のみを示
し，その他の一般のメモリ・バスの制御に要する機構／
論理は説明の簡単化のために省いてある。アトミツク・
メモリ・アクセス制御機構（AMAC）（310），メモリア
クセス要求のアドレス（MR_ADDRESS），メモリアクセス
要求の種別を示すコード（MR_CODE），メモリアクセス
要求の識別子（MR_ID）を入力とし，これらの信号よ
り，メモリアクセス要求チエツク信号（MR_CHECK）を出
力する。識別子は具体的には，プロセツサ番号またはプ
ログラム対応番号である。メモリアクセス要求チエツク
信号（MR_CHECK）は,MR_ADDRESS,MR_CODE,MR_IDで示さ
れた現行のメモリアクセス要求が，アトミツクなメモリ
アクセス領域に対して矛盾のないメモリアクセス要求で
あるかどうかをチエツクした信号であり，メモリ・バス
許可論理（MBGL）（390）の入力となつている。メモリ
・バス許可論理では,MR_CHECKおよびその他のメモリ・
バス制御機構（300）内部の状態より，最終的なメモリ
・バスの許可信号（MR_GRANT）を出力する。
第１図はアトミツク・メモリ・アクセス制御機構（AM
AC）（310）の内部を示すもので，本発明の最も重要な
部分であり，（311）は排他メモリアクセス記憶アレイ
（AA）（以下アドレス・アレイ（AA）と略す），（31
2）及び（313）は比較器，（314）は論理AND回路，（31
5）及び（316）は論理NOT回路を示す。アドレス・アレ
イ（AA）（311）は,V,A,IDの３つのフイールドからなる
複数のエントリを持つたメモリであり,1つのアトミツク
なメモリアクセス領域に対して１つのエントリを有す
る。各エントリのＶフィールドは，エントリの有効／無
効を示すフラグ,Aフィールドはメモリアドレスの下位ビ
ツトを保持するフイールド,IDフィールドはメモリアク
セス要求の識別子を保持するフイールドである。アドレ
ス・アレイ（AA）（311）のエントリは，メモリアクセ
ス要求アドレスMR_ADDRESSの上位ビツトで決定され，そ
のエントリのＡフイールドとメモリアクセス要求アドレ
スの下位ビツトが比較器（313）によつて比較され，そ
のエントリが示すメモリ・アドレスとメモリアクセス要
求のアドレスとが等しいかどうかを決定する。また，同
時に，メモリアクセス要求の識別子も比較器（312）に
よつて比較される。なお,MR_ADDRESSは，第３図で示さ
れるメモリアクセス要求のコード（MR_CODE）をデコー
ドした信号で，メモリに対するアクセス要求があること
を示す信号である。チエツク信号（MR_CHECK）の出力
は，以上のようなアドレス・アレイ（AA）のフイールド
や比較結果に応じて，次のようにメモリ・バスの使用に
ついて許可／不許可となる。
この様なアトミツク・メモリ・アクセス制御機構（AM
AC）（310）について，メモリアクセス要求に対する動
作は以下のようになる。
あるプロセツサで実行しているプログラムPROG1がメ
モリ・アドレスａに対し，アトミツクなアクセスを開始
するとａの上位ビツトahで示されるアドレス・アレイ
（AA）（311）のエントリのＶフラグが有効となり,Aフ
イールドにはａの下位ビツトAlが格納され，このメモリ
アクセス要求の識別子idlがIDフイールドに格納され
る。アトミツクなメモリ・アクセスが終了するとＶフラ
グが無効になる。
別のプログラムPROG2がメモリ・アドレスａに対して
アクセス要求を出したとすると，このメモリ参照要求の
識別子id2が先に記憶されているIDフイールド中のid1と
異なればアクセスは不許可となる。
以上により，単に異なるメモリアドレスへの参照動作
を許し，パス使用効率をあげるというだけでなく，処理
効率を上げながら論理的に矛盾のない動作を管理し，信
頼性を上げることが出来る。
並列動作をさせながら正しいシーケンスを保つには，
アトミツクなメモリアクセスも排他的で完結したもので
なくてはいけない。
以上の動作を上記の表を参照して，まとめて記述する
と次のようになる。
（ａ） プロセツサがアトミツクなメモリアクセス要求
を出したとき，アドレス・アレイにすでにアトミツク・
メモリアクセス要求がセツトされていなければ，アクセ
ス要求を許可し，そのアドレスと識別子をアトミツク・
メモリアクセス記憶アレイに記憶し， （ｂ） プロセツサがアトミツクなまたは非アトミツク
なメモリアクセス要求を出したとき，そのアドレスがす
でにアドレス・アレイにセツトされているアドレスと一
致しなければアクセス要求を許可し， （ｃ） プロセツサがアトミツクなメモリアクセス要求
を出したとき，アドレス・アレイにすでにアトミツク・
メモリアクセス要求がセツトされている場合は識別子を
調べ，識別子が一致する場合にはアクセス要求を許可
し， （ｄ） プロセツサがアトミツクなメモリアクセス要求
を出したとき，アドレス・アレイにすでにアトミツク・
メモリアクセス要求がセツトされている場合は識別子を
調べ，識別子が一致しなければアクセス要求を拒否す
る。
これを処理フローとして第４図に示す。図においてメ
モリ・アクセスが不許可になる場合がいくつかあるが，
これらに対するその後の処理は必ずしも同じではない。
例えば，アトミツクでないメモリ・アクセス要求で，ア
ドレスは一致するが識別子は一致しない場合は，アトミ
ツクなアクセスを行なつているメモリ領域に通常の非ア
トミツクなメモリのリードまたはライトを行なう場合に
相当するため，エラーとして処理しても不都合はない。
これに対し，アトミツクなメモリ・アクセス要求でア
ドレスは一致するが識別子は一致しない場合は，アトミ
ツクなアクセスを行なつているメモリ領域にアトミツク
なメモリ・アクセスを行なおうとする場合に相当し，こ
のメモリ領域を使用しているプログラムまたはプロセツ
サが使用を終了するまで待たせる処理をするのが一般的
である。
上記構成により，メモリ・アクセスの動作がどのよう
に短縮されるかを述べる。第５図（ａ）は通常のメモリ
アクセス（リードとライト）の基本的な動作タイミング
を示し，この例ではリードは４サイクル，ライトは１サ
イクルで終了する。第５図（ｂ）は従来のメモリ・アク
セスの動作タイミングの例を示す。メモリ・バスはプロ
セツサごとに処理期間中占有され，処理は直列になる。
これに対し，第５図（ｃ）は本発明の対応タイミング例
である。以下，動作を詳しく説明する。
図において,Cyclは動作タイミングを示し,MBCはバス
制御機構のメモリに対する動作指令、GrntはMBCがプロ
セツサ等に与える信号,MBはメモリ・バスの使用状態,P0
−P3はプロセツサの動作を示す。
第５図（ａ）において,R−XXXはメモリ・アドレスXXX
に対するリード要求,W−XXXはメモリ・アドレスXXXに対
するライト要求である。図においては，プロセツサPOが
サイクル１でアドレス300に対するリード要求を出し，
サイクル４でメモリよりデータが返る。従つて，本発明
には関係なくが，メモリのリード動作には４サイクルを
要する。また，ライト動作は１サイクルで終了し，図で
はサイクル５でＷ−200が出ているが，プロセツサPOで
は，このサイクルでライト動作が終了する。しかし，実
際には，これも本発明には関係ないが，メモリの動作が
３サイクルその後に続く。ここで,Cyclはメモリ・バス
のサイクルを示し,MBCはメモリ・バス制御機構内で処理
を行うメモリ要求を示し,Grntはメモリ・バスの許可／
不許可（BM_GRANT）を示し,OK_nは，プロセツサPnに対
するメモリ・バスの許可信号を示す。また,MBはメモリ
・バスの使用状況を示し,Busyは使用されていることを
示す。PnはプロセツサPnのメモリ参照要求を示す。な
お，この説明では，メモリは４バンクに分れており，そ
れぞれメモリ・アドレスXXXに対し,XXX mod4が0,1,2,3
の要求を独立に処理できるものと仮定している。もちろ
ん，メモリを１つとして任意のアドレスをとつてもかま
わない。
第５図（ｂ）はこれに基く従来の動作例である。図に
おいてＲ−500とそれに続くＷ−500がアトミツクなメモ
リ・アクセスとなつている。メモリアクセス（Ｒ−501,
W−502,R−503）は上記のアトミツク・アクセスが終了
した後，処理される。
第５図（ｃ）は，本発明による動作例で，第５図
（ｂ）に対応している。第５図（ｃ）では,A−XXXはメ
モリ・アドレスXXXに対するアトミツクなアクセスを開
始することを示し,C−XXXはメモリ・アドレスXXXに対す
るアトミツクなアクセスを終了することを示す。この図
においては，プロセツサP1がサイクル１でメモリ・アド
レス500に対し，アトミツクなメモリ・アクセスを開始
し，サイクル７でそれを終了している。その間，サイク
ル２でリード要求，サイクル６でライト要求を出してい
るが，これらのアクセスはアトミツクなアクセスである
ことが保証される。プロセツサP1がこのようなアトミツ
クなメモリ・アクセスを行つている間に，プロセツサP0
はサイクル４でライト動作，プロセツサP2はサイクル３
でリード動作，プロセツサP3はサイクル５でリード動
作，をそれぞれ行つている。これらのアクセスは，メモ
リ・バンクが異なるために可能となつているが，従来の
技術においては，メモリ・バンクが異なつていても,1つ
のプロセツサがアトミツクなメモリ・アクセスを行つて
いる間はメモリ・バスをロツクする必要があり，これが
終了するまで待たされていたが，本発明を利用すること
により，第５図（ｃ）に示すように，メモリ・アクセス
が効率化される。
なお，第５図においては,A−XXXおよびＣ−XXXによ
り，明示的にアトミツクなメモリアクセスの開始と終了
を行なつているが,R−XXX（リード）あるいはＷ−XXX
（ライト）の属性としてアトミツクなメモリアクセスの
開始と終了を指定し,R−XXXあるいはＷ−XXXとＡ−XXX
あるいはＣ−XXXを組み合わせることも考えられる。例
えば,A＆Ｒ−XXXにより，メモリ・アドレスXXXに対する
リード動作と，このメモリ・アドレスに対するアトミツ
クなメモリ・アクセスの開始を指定する。同様に,A＆Ｗ
−XXXにより，ライト動作とアトミツクなメモリ・アク
セスの開始を指定する。また,C＆Ｒ−XXXにより，メモ
リ・アドレスXXXに対するリード動作とこのメモリ・ア
ドレスに対するアトミツクなメモリ・アクセスの終了を
指定する。同様に,C＆Ｗ−XXXにより，ライト動作とア
トミツクなメモリ・アクセスの終了を指定する。
こうした構成を前提にして，プログラミングの際の命
令が具体的にどうなるかを述べる第１図に示されたよう
なメモリ・バス制御機構によるアトミツクはメモリ・ア
クセスのサポートがある際に，アトミツクなメモリアク
セスを開始することを示す機械命令と終了とすることを
示す機械命令を設け，その２つの機械命令の間に任意の
機械命令を使用できるようにした実施例を第６図に示
す。
第６図（ａ）は本発明の明示的な機械命令語の説明を
したものであり，データ・レジスタdr（drレジスタはd
0,d1,d2のように複数個ある）に格納されたデータを，
メモリアクセス要求時に使用するメモリアクセス要求ID
を保持するレジスタidrにロードする機械命令loadid,id
rに格納されたIDをデータ・レジスタdrにセーブする機
械命令storeid,アドレス・レジスタar（arはa0,a1,a2の
ように複数個ある）に保持されたメモリ・アクセスにあ
るデータをデータ・レジスタdrにロードする機械命令lo
ad,データ・レジスタに格納されたデータをarに格納さ
れたメモリ・アドレスにストアする機械命令store,arに
保持されたメモリ・アドレスに対しアトミツクなメモリ
・アクセスを開始することを示す機械命令lock,arに保
持されたメモリ・アドレスに対するアトミツクなメモリ
・アクセスの終了を示す機械命令unlockを示している。
load命令及びstore命令に伴うメモリアクセス要求には,
idrに格納されたデータがメモリアクセス要求IDとして
使用される。
これらの基本機械命令語を用いたアトミツク・メモリ
参照のプログラム例を第６図（ｂ）に示す。
第６図（ｂ）には,idrに格納されているメモリアクセ
ス要求IDをセーブし，新しいIDをidrにロードした後，
アトミツクなメモリ・アクセスを開始し，必要な処理の
終了後，アトミツクなメモリ・アクセスを終了し，セー
ブしたメモリアクセス要求IDをリストアしている例を示
す。これにより，プログラムの上で明示的にアトミツク
なメモリアクセスを行つていることがlock命令とunlock
命令により理解でき，プログラミングの効率を向上させ
るとともに，プログラミングのエラーを減少させること
ができる。
第７図では，上記のような機械命令を前提とした高位
のプログラミング言語（Pascal風言語）でのメモリのロ
ツク／アンロツクについての例を示す。ここでは，メモ
リ上にロツク・アレイ（Lock_Table）を設け，手続きMe
mory_Lock（ｎ）およびMemory_Unlock（ｎ）で,nで指定
したLock_Table〔ｎ〕をロツク／アンロツクすることを
示し，さらにこれを使用したプログラム例を示す。
ロツク・アレイ（Lock_Table）は，例えばOSで管理す
る資源に対応するロツクを保持するメモリに利用でき
る。この場合，例えばLock_Table〔７〕でデイスク・ユ
ニツト＃７に対するロツクを表わすとすると，あるプロ
グラムがデイスク・ユニツト＃７を使用する際にはMemo
ry_Lock（７）によつてロツクを行ない，使用が終了し
デイスク・ユニツト＃７を開放する際にはMemory_Unloc
k（７）によつてアンロツクする。このプログラムはMem
ory_Lock（７）とMemory_Unlock（７）との間にデイス
ク・ユニツト＃７に対するアクセスを行なうことにな
る。
ここで，手続きMemory_Lock（ｎ）は機械命令lockを
使い，手続きMemory_Unlock（ｎ）は機械命令unlockを
使つて用意に実現することができる。機械命令lockおよ
びunlockの仕様により，これらによつてアトミツクのメ
モリ・アクセスが行なわれている間，同時に他のメモリ
・アクセスも可能であり，マルチプロセツサのプログラ
ムを開発するうえで効率の向上が図れる。
次に，プログラムの一貫性もしくは動作の正しさを保
証する動作について述べる。ここでは，アトミツクなメ
モリ・アクセスに関する例外を検知し，それに対応して
割込みを発生させ，対応する処理ルーチンを起動するメ
カニズムの一実施例を示す。
アトミツクなメモリ・アクセス例外は第１図に示すア
トミツク・メモリ・アクセス制御機構（310）で検知す
ることができる。これは，例えばアトミツクなメモリ・
アクセスがアドレス400に対してなされているときに，
このメモリ・アドレスに対してメモリアクセス要求IDが
異なるメモリアクセス要求が出された場合に検知され
る。これは，アトミツクなメモリ・アクセスによつて保
護されているメモリ領域に，許可を持たない（メモリア
クセス要求IDが異なる）プログラムが非アトミツクなア
クセスをする場合を含み，例えば異常例外として処理し
ても構わないし，またそのほうが望ましいことが多い。
これは，通常，並列プログラミングでは，同時に動作す
るプログラムが同一のメモリ領域にアクセスする場合に
はアトミツクなメモリ・アクセスを行なうのが普通であ
り，非アトミツクなアクセスを行なうのはプログラミン
グ・エラーによる場合が多いからである。
メモリ・バス制御機構で検出されたメモリアクセス例
外は，他のメモリアクセス例外と同様に処理することが
可能であり，このために特別の割り込み機構を設ける必
要はなく，メモリアクセス例外の要因を１つふやし，こ
れをハード・ウエアでサポートするだけでよい。もちろ
ん，専用の割り込み機構を設けてもよい。
この例外による割り込み処理についても従来より知ら
れている方法や機構を利用して実現することが可能であ
る。
アトミツクなメモリアクセス例外の割り込みが発生し
た場合の処理例を第８図に示す。
この図では，アトミツクなメモリアクセス例外の発生
に伴つて，ハードウエアの機構により，メモリアクセス
例外に対する例外処理ルーチンが起動され，そこでアト
ミツク・メモリアクセス例外と認識され，これの解析が
行なわれ，この例外を発生したプログラムを特定し，こ
のプログラムヘエラーの通知を行なつた後，このプログ
ラムを中断する。ここで，アトミツク・メモリアクセス
例外の解析では，ハードウエア機構の支援を受け，例外
を発生した際のメモリ・アクセス要求の種類とメモリア
クセス識別子およびそれに対応するアトミツク・メモリ
アクセス制御機構内のアドレス・アレイのエントリの情
報を読み込み，例外の発生状態を知る。
また，例外を発生したプログラムの特定では，例外の
発生状態からメモリアクセス識別子を知り，これを元に
各種のプログラム管理テーブルを参照しながら例外を発
生したプログラムを特定する。
さらに，例外を発生したプログラムは処理の継続は不
可能であるため，発生したエラーに対応するコードをセ
ツトし，プログラムの実行を中断する処理を行う。
〔発明の効果〕
以上のようにこの発明によれば、複数のプロセッサと
共有メモリとが接続されたメモリバスと、このメモリバ
スに接続されたメモリバス制御手段とを備え、このメモ
リバス制御手段は、一連のメモリアクセス・シーケンス
が他のメモリアクセスで分割されないアトミツクなメモ
リアクセスを排他メモリアクセス記憶アレイに記憶して
おき、各プロセツサによる共有メモリアクセスの際に
は、前記排他メモリアクセス記憶アレイに記憶させた内
容に基づいてアドレスのチェックを行ない、前記共有メ
モリをアクセスするための各プロセッサによる前記メモ
リバスの使用を許可又は不許可とする制御を行なうこと
により、アトミツクなメモリアクセスの実行中であって
も、複数のプロセッサと共有メモリとが接続されたメモ
リバスを占有することがなく、共有メモリアクセスの処
理時間を短縮することができる。さらに、一組のアトミ
ツクなメモリ読み出し動作及び書き込み動作に対してだ
けでなく、任意の数の読み出し動作及び書き込み動作か
らなる一連のメモリアクセスシーケンスに対しても、他
のメモリアクセスで分割されないアトミツクなものとす
ることができ、柔軟なアトミツクメモリアクセスを実現
することができる。
また、アトミツクなメモリアクセスの開始と終了に別
個に機械命令を設けたことにより、この間に任意の他の
命令を混乱なく実行でき、しかも容易にプログラミング
できるので、プログラムの信頼性が向上する。
さらに、アトミツクなメモリアクセスを行なっている
メモリ領域に対して不正なメモリアクセスがあったとき
に、アトミツクなメモリ領域を保護するため、不許可に
対する処理を実行する処理ルーチンを起動するので、シ
ステムの信頼性が向上する。
【図面の簡単な説明】
第１図はアトミツク・メモリ・アクセス制御機構を示す
図，第２図はマルチプロセツサ・システムの構成を示す
図，第３図はメモリ・バス制御機構を示す図，第４図は
メモリ・アクセスに対する処理ルーチンを示す図，第５
図はメモリ参照のタイミングを示す図，第６図は機械命
令およびそれによるプログラムの一部を示す図，第７図
は高位プログラミング言語で記述された手続きを示す
図，第８図は例外処理フローを示す図である。図中，
（100）はメモリ，（200）−（203）はプロセツサ，（3
00）はメモリ・バス制御機構，（400）はメモリ・バ
ス，（310）はアトミツク・メモリ・アクセス制御機
構，（390）はメモリ・バス許可論理，（311）は排他メ
モリアクセス記憶アレイ（AA）、（312）−（313）は比
較器，（314）は論理AND回路，（315）−（316）は論理
NOT回路を示す。 なお，図中，同一あるいは相当部分には同一符号を付し
て示してある。

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】以下の要素を備えた記憶制御装置。 （ａ）複数のプロセッサ、 （ｂ）前記複数のプロセッサがそれぞれアクセスする共
    有メモリ、 （ｃ）前記複数のプロセッサと前記共有メモリとが接続
    されたメモリバス、 （ｄ）前記メモリバスに接続され、以下の要素を備えた
    メモリバス制御手段 （d1）メモリアクセスの上位のアドレスをエントリアド
    レスとし、各エントリは少なくとも、前記共有メモリへ
    の一連のメモリアクセス・シーケンスが他のメモリアク
    セスで分割されないアトミックなメモリアクセスの開始
    時にセットされ、終了時にリセットされるフラグと、前
    記アトミックなメモリアクセスの下位のアドレスと、前
    記アトミックなメモリアクセスの実行元の前記プロセッ
    サを示す識別子と、から構成された排他メモリアクセス
    記憶アレイ、 （d2）前記各プロセッサによる前記アトミックなメモリ
    アクセス要求を前記メモリバスから入力し、このメモリ
    アクセスに基づき、このメモリアクセスの上位アドレス
    をエントリアドレスとする前記排他メモリアクセス記憶
    アレイの前記フラグ、前記アトミックなメモリアクセス
    の下位のアドレス、及び、前記識別子、をセットするア
    トミックメモリアクセス制御手段、 （d3）前記各プロセッサによる前記共有メモリのアクセ
    ス要求を前記メモリバスから入力し、このメモリアクセ
    スの上位アドレスをエントリアドレスとする前記排他メ
    モリアクセス記憶アレイにセットされた内容に基づき、
    前記共有メモリをアクセスするための前記各プロセッサ
    による前記メモリバスの使用を許可又は不許可とする制
    御を行なうメモリバス許可手段。
  2. 【請求項２】前記フラグは、前記各プロセッサに設けら
    れた第１の機械命令でセットされ、前記各プロセッサに
    設けられた第２の機械命令でリセットされることを特徴
    とする特許請求の範囲第（１）項に記載の記憶制御装
    置。
  3. 【請求項３】前記メモリバス許可手段は、メモリアクセ
    スを不許可とするときには、不許可に対する処理を実行
    する処理ルーチンを起動する手段を備えていることを特
    徴とする特許請求の範囲第（１）項に記載の記憶制御装
    置。
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