JPS59188762A - インタリ−ブ記憶制御装置 - Google Patents
インタリ−ブ記憶制御装置Info
- Publication number
- JPS59188762A JPS59188762A JP6180783A JP6180783A JPS59188762A JP S59188762 A JPS59188762 A JP S59188762A JP 6180783 A JP6180783 A JP 6180783A JP 6180783 A JP6180783 A JP 6180783A JP S59188762 A JPS59188762 A JP S59188762A
- Authority
- JP
- Japan
- Prior art keywords
- storage
- data
- address
- interleave
- control information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
゛ 本発明は、計算機システムなどにおいて演算装置
側から多次元配列としてその転送が要求される記憶装置
内のデータを高速に転送するインタリーブ記憶制御装置
に関するものである。
側から多次元配列としてその転送が要求される記憶装置
内のデータを高速に転送するインタリーブ記憶制御装置
に関するものである。
従来において、記憶装置内の各記憶位置を複数の記憶単
位に分割して各記憶単位を独立してアクセスすることに
より、演算装置側からみた見かけ上のアクセス時間を短
くするインタリーブ記憶制御装置がある。
位に分割して各記憶単位を独立してアクセスすることに
より、演算装置側からみた見かけ上のアクセス時間を短
くするインタリーブ記憶制御装置がある。
第１図はこのようなインタリーブ記憶制御装置を用いた
計算機システムの構成を示すブロック図であって、演算
装置（１）から出力されるアドレス信号はバス線（２）
を介してインクリープ記憶制御装置（３）に供給され、
ここにおいて変換された後記憶装置（４）に供給される
。
計算機システムの構成を示すブロック図であって、演算
装置（１）から出力されるアドレス信号はバス線（２）
を介してインクリープ記憶制御装置（３）に供給され、
ここにおいて変換された後記憶装置（４）に供給される
。
ここで、インタリーブ記憶制御装置（３）は第２図に示
すようにアドレス変換手段（５）と記憶制御手段（６）
とから構成されており、演算装置（１）からある任意の
記憶番地に存在するデータの読出しまたは書込みの指令
が制御信号線（６）を介して与えられ、かつデータ線（
７）を介してデータの記憶番地に対応するアドレス信号
が与えられると、アドレス変換手段（５）はそのアドレ
ス信号を複数の記憶単位に分割された記憶装置内のアド
レス信号に変換し、当該記憶番地に対するデータの読出
しまたは書込みが実行されるように信号線（８）に変換
後のアドレス信号あるいはこのアドレス信号と書込みデ
ータ信号とを出力する。これによって、データの読出し
または書込みが実行され、読出されたデータはデータ線
（７）を介して演算装置（１）へ転送される。この場合
、アトイス変換手段（５）は演算装置（１）からみた一
連の記憶番地を記憶装置内で異なる記憶単位に分散させ
て割付けるようにアドレス信号を変換し、各記憶単位を
独立してアクセス可能なように記憶制御手段（６）を動
作させる。これによって、演算装置（１）からみた場合
、複数の記憶単位が同時にアクセスされる形になシ、見
かけ上のアクセス時間を短くすることができる。
すようにアドレス変換手段（５）と記憶制御手段（６）
とから構成されており、演算装置（１）からある任意の
記憶番地に存在するデータの読出しまたは書込みの指令
が制御信号線（６）を介して与えられ、かつデータ線（
７）を介してデータの記憶番地に対応するアドレス信号
が与えられると、アドレス変換手段（５）はそのアドレ
ス信号を複数の記憶単位に分割された記憶装置内のアド
レス信号に変換し、当該記憶番地に対するデータの読出
しまたは書込みが実行されるように信号線（８）に変換
後のアドレス信号あるいはこのアドレス信号と書込みデ
ータ信号とを出力する。これによって、データの読出し
または書込みが実行され、読出されたデータはデータ線
（７）を介して演算装置（１）へ転送される。この場合
、アトイス変換手段（５）は演算装置（１）からみた一
連の記憶番地を記憶装置内で異なる記憶単位に分散させ
て割付けるようにアドレス信号を変換し、各記憶単位を
独立してアクセス可能なように記憶制御手段（６）を動
作させる。これによって、演算装置（１）からみた場合
、複数の記憶単位が同時にアクセスされる形になシ、見
かけ上のアクセス時間を短くすることができる。
ところが、このインクリープ記憶制御装置（３）におけ
るアドレス変換手段（５）は、前述のように演算装置（
１）からみた一連の記憶番地を記憶装置内で異なる記憶
単位に分散させて割付けるようにアドレス信号を変換す
るため、演算装置（１）からみて所定間隔だけ離れた互
いに不連続の記憶番号に対するデータの読出しあるいは
書込みは逐次的にしか実行し得ないことになシ、インタ
リープ方式の効果が充分に生かされず、画像処理や多次
元数値演算処理などのように大量のデータを取扱う処理
においてはその処理速度の低下を余儀なくされるという
欠点があった。
るアドレス変換手段（５）は、前述のように演算装置（
１）からみた一連の記憶番地を記憶装置内で異なる記憶
単位に分散させて割付けるようにアドレス信号を変換す
るため、演算装置（１）からみて所定間隔だけ離れた互
いに不連続の記憶番号に対するデータの読出しあるいは
書込みは逐次的にしか実行し得ないことになシ、インタ
リープ方式の効果が充分に生かされず、画像処理や多次
元数値演算処理などのように大量のデータを取扱う処理
においてはその処理速度の低下を余儀なくされるという
欠点があった。
本発明は上記のような欠点を解決するために々されたも
ので、その目的は連続の記憶番地だけでなく不連続の記
憶番地に対するアクセスも高速で行うことができるイン
タリープ記憶制御装置を提供することにある。
ので、その目的は連続の記憶番地だけでなく不連続の記
憶番地に対するアクセスも高速で行うことができるイン
タリープ記憶制御装置を提供することにある。
このために本発明は、インタリープ構成を指示する制御
情報を受け、該制御情報に対応してアドレス変換手段に
よるアドレス変換内容および記憶制御手段による制御内
容を設定制御するインタリープ構成制御手段を設けたも
のである。
情報を受け、該制御情報に対応してアドレス変換手段に
よるアドレス変換内容および記憶制御手段による制御内
容を設定制御するインタリープ構成制御手段を設けたも
のである。
第３図は本発明の一実施例を示すブロック図であって、
α〔はデータ線（７）に送られてきた制御情報がインタ
リープ構成を指示する制御情報であることを示す命令語
を解読する命令処理手段、Ｑηは上記命令処理手段（１
１から与えられた解読信号によシデータ線（７）上の制
御情報を記憶しておく内部記憶手段であシ、命令処理手
段Ｑｌはインクリープ構成に関する命令語を受けたこと
をアドレス変換手段（５）に知らせる。この場合、イン
タリープ構成を指示する制御情報は、１組のデータ数お
よびあるデータを基準とした他のデータの相対的なアド
レスを示す情報などによって構成される。なお、内部記
憶手段ａυは次の新たな命令語が与えられるまで以前の
命令語に同期して受けたインタリープ構成の制御情報を
保持する。
α〔はデータ線（７）に送られてきた制御情報がインタ
リープ構成を指示する制御情報であることを示す命令語
を解読する命令処理手段、Ｑηは上記命令処理手段（１
１から与えられた解読信号によシデータ線（７）上の制
御情報を記憶しておく内部記憶手段であシ、命令処理手
段Ｑｌはインクリープ構成に関する命令語を受けたこと
をアドレス変換手段（５）に知らせる。この場合、イン
タリープ構成を指示する制御情報は、１組のデータ数お
よびあるデータを基準とした他のデータの相対的なアド
レスを示す情報などによって構成される。なお、内部記
憶手段ａυは次の新たな命令語が与えられるまで以前の
命令語に同期して受けたインタリープ構成の制御情報を
保持する。
このような構成において、演算装置（１）と記憶装置（
荀との間でデータ転送を行う際には、まずインタリープ
構成を指示する制御情報と命令語が演算装置（１）から
与えられた後、データ転送が従来と同様に実行される。
荀との間でデータ転送を行う際には、まずインタリープ
構成を指示する制御情報と命令語が演算装置（１）から
与えられた後、データ転送が従来と同様に実行される。
なお、上記命令語はインタリープ構成を変更するときの
み与えられ、演算装置（１）の機械語レベルで記述され
る。
み与えられ、演算装置（１）の機械語レベルで記述され
る。
命令処理手段Ｑｌは上記命令語を受取ると、その時にデ
ータ線（７）に転送されてきたデータをインクリープ構
成の制御情報として取扱い、この制御情報を内部記憶手
段αηに記憶させる。すると、アドレス変換手段（５）
は内部記憶手段αυに記憶された制御情報を基にアドレ
ス信号の変換手順を定める。
ータ線（７）に転送されてきたデータをインクリープ構
成の制御情報として取扱い、この制御情報を内部記憶手
段αηに記憶させる。すると、アドレス変換手段（５）
は内部記憶手段αυに記憶された制御情報を基にアドレ
ス信号の変換手順を定める。
一方、記憶制御手段（９）も同様に内部記憶手段（６）
に記憶された制御情報を基に各記憶単位の動作手順を定
める。この場合、アドレス変換手段（５）における変換
手順の定め方および記憶制御手段αυにおける動作手順
の定め方は記憶装置（４）の仕様に応じて定められる。
に記憶された制御情報を基に各記憶単位の動作手順を定
める。この場合、アドレス変換手段（５）における変換
手順の定め方および記憶制御手段αυにおける動作手順
の定め方は記憶装置（４）の仕様に応じて定められる。
このようにインタリープの構成を演算装置側から設定で
きるようにすることにより、演算装置側からみた記憶番
地が不連続の場合でもアドレス変換手段（５）および記
憶制御手段（９）の動作によってこ′の不連続の記憶番
地へのアクセスを同時に行うことができるようＫなる。
きるようにすることにより、演算装置側からみた記憶番
地が不連続の場合でもアドレス変換手段（５）および記
憶制御手段（９）の動作によってこ′の不連続の記憶番
地へのアクセスを同時に行うことができるようＫなる。
この結果、全ての記憶番地に亘少等速度のデータ転送を
行うことが可能となシ、また同一の記憶単位への転送要
求の集中も抑制することができ、大量のデータを取扱う
場合の処理速度の低下を防止できる。
行うことが可能となシ、また同一の記憶単位への転送要
求の集中も抑制することができ、大量のデータを取扱う
場合の処理速度の低下を防止できる。
なお、実施例においては全ての記憶番地へのデータ転送
を行う場合を説明したが、特定範囲の記憶番地に対する
データ転送を禁止するようにアドレス変換手段（５）の
変換内容を設定することもでき、これによって記憶内容
の保護を行うことができる。
を行う場合を説明したが、特定範囲の記憶番地に対する
データ転送を禁止するようにアドレス変換手段（５）の
変換内容を設定することもでき、これによって記憶内容
の保護を行うことができる。
以上説明したように本発明は、インタリーブ構成を外部
からの指示に基づいて可変するように構成しただめ、演
算装置からみだ番地が連続か否かを問わず全ての記憶番
地に対するアクセスを高速で行うことができ、画像処理
システムなどに利用すればその処理速度の向上を図れる
などの効果がある。
からの指示に基づいて可変するように構成しただめ、演
算装置からみだ番地が連続か否かを問わず全ての記憶番
地に対するアクセスを高速で行うことができ、画像処理
システムなどに利用すればその処理速度の向上を図れる
などの効果がある。
第１図は計算機システムの構成を示すブロック図、第２
図は従来におけるインタリーブ記憶制御装置の構成を示
すブロック図、第３図は本発明の一実施例を示すブロッ
ク図である。 （１）・・・・演算装置、（３）・・・・インタリーブ
記憶制御装置、（４）・・・・記憶装置、（５）・・・
・アドレス変換手段、（９）・・・・記憶制御手段、ａ
ｌ・・・・命令処理手段、α′０・・・・内部記憶手段
。 代理人 大岩増雄 手続補正書（自発） ■β相 ５年 ２月 ８日 １、事件の表示 特願昭５８−６１８０７号２、発
明の名称 インタリーブ記憶制御装置３、補正をす
る者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人 明細書の発明の詳細な説明の欄 ６、補正の内容 と補正する。 （２）同書第３頁第１２行のｒ（６）Ｊをｒ（９）ｊと
補正する。 （３）同書第６頁第１１行のｒ（１１）ｊをｒ（９）ｊ
忙と補正する。 以上 ３５８
図は従来におけるインタリーブ記憶制御装置の構成を示
すブロック図、第３図は本発明の一実施例を示すブロッ
ク図である。 （１）・・・・演算装置、（３）・・・・インタリーブ
記憶制御装置、（４）・・・・記憶装置、（５）・・・
・アドレス変換手段、（９）・・・・記憶制御手段、ａ
ｌ・・・・命令処理手段、α′０・・・・内部記憶手段
。 代理人 大岩増雄 手続補正書（自発） ■β相 ５年 ２月 ８日 １、事件の表示 特願昭５８−６１８０７号２、発
明の名称 インタリーブ記憶制御装置３、補正をす
る者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者片山仁八部 ４、代理人 明細書の発明の詳細な説明の欄 ６、補正の内容 と補正する。 （２）同書第３頁第１２行のｒ（６）Ｊをｒ（９）ｊと
補正する。 （３）同書第６頁第１１行のｒ（１１）ｊをｒ（９）ｊ
忙と補正する。 以上 ３５８
Claims (1)
- 記憶装置に対するアドレス信号を変換するアドレス変換
手段と、記憶装置の記憶位置を複数の記憶単位に分割し
て各記憶単位を独立してアクセスする記憶制御手段とを
有するインタリーブ記憶制御装置において、インクリー
プ構成を指示する制御情報を受け、該制御情報に対応し
て上記アドレス変換手段によるアドレス変換内容および
記憶制御手段による各記憶単位のアクセス順序を制御す
るインクリープ構成制御手段を設けたことを特徴とする
インクリープ記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180783A JPS59188762A (ja) | 1983-04-08 | 1983-04-08 | インタリ−ブ記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6180783A JPS59188762A (ja) | 1983-04-08 | 1983-04-08 | インタリ−ブ記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59188762A true JPS59188762A (ja) | 1984-10-26 |
Family
ID=13181726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6180783A Pending JPS59188762A (ja) | 1983-04-08 | 1983-04-08 | インタリ−ブ記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59188762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003042836A1 (fr) * | 2001-11-16 | 2003-05-22 | Fujitsu Limited | Ordinateur et procede de commande de memoire |
-
1983
- 1983-04-08 JP JP6180783A patent/JPS59188762A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003042836A1 (fr) * | 2001-11-16 | 2003-05-22 | Fujitsu Limited | Ordinateur et procede de commande de memoire |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2774862B2 (ja) | Ｄｍａ制御装置および情報処理装置 | |
| JP3066753B2 (ja) | 記憶制御装置 | |
| JPS59188762A (ja) | インタリ−ブ記憶制御装置 | |
| JP2550705B2 (ja) | 記憶装置 | |
| JPH01125644A (ja) | データ転送装置 | |
| JPH01195552A (ja) | メモリアクセス制御方式 | |
| JP2540844B2 (ja) | デ−タ転送制御方法 | |
| JPS6232832B2 (ja) | ||
| JPS6349772Y2 (ja) | ||
| JP2612715B2 (ja) | アドレスバス制御装置 | |
| JPS6036615B2 (ja) | メモリ制御方式 | |
| JPH04348442A (ja) | アドレス変換装置 | |
| JPS63245743A (ja) | メモリアクセス方式 | |
| JPH04337851A (ja) | メモリアクセス方式 | |
| JP2811728B2 (ja) | 入出力制御装置 | |
| JPH0236012B2 (ja) | ||
| JPH05282240A (ja) | メモリ制御装置 | |
| JPS6243737A (ja) | 割り込み制御方式 | |
| JPS63305451A (ja) | 記憶システム | |
| JPH06124226A (ja) | アクセス変換制御装置 | |
| JPS63259746A (ja) | バンクメモリ間のデ−タ転送方式 | |
| JPS59176817A (ja) | デ−タチヤネル制御方式 | |
| JPS6367660A (ja) | バツフア記憶制御装置 | |
| JPH02166547A (ja) | 情報処理装置 | |
| JPH0816478A (ja) | ベクトルデータ処理装置 |