JPH05282240A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPH05282240A JPH05282240A JP4106191A JP10619192A JPH05282240A JP H05282240 A JPH05282240 A JP H05282240A JP 4106191 A JP4106191 A JP 4106191A JP 10619192 A JP10619192 A JP 10619192A JP H05282240 A JPH05282240 A JP H05282240A
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- Japan
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- memory
- address
- dma
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Abstract
(57)【要約】
【目的】本発明の目的はＤＭＡ方式により例えば１６Ｍ
Ｂ以上のメモリ空間をアクセス可能なメモリ制御装置を
提供することにある。 【構成】ＤＭＡコントローラ４は、例えば１６ＭＢのメ
モリ空間をアクセスする場合には、例えば１６ビットの
第１のアドレスＡ0 −Ａ15を出力し、かつ下位ページレ
ジスタ１２から第２のアドレスＡ17−Ａ23を出力させ
る。また、例えば４ＧＢのメモリ空間をアクセスする場
合には、第１のアドレスＡ0 −Ａ15を出力し、下位ペー
ジレジスタ１２から第２のアドレスＡ16−Ａ23を出力
し、かつ上位ページレジスタ１３から第３のアドレスＡ
24−Ａ31を出力させる。
Ｂ以上のメモリ空間をアクセス可能なメモリ制御装置を
提供することにある。 【構成】ＤＭＡコントローラ４は、例えば１６ＭＢのメ
モリ空間をアクセスする場合には、例えば１６ビットの
第１のアドレスＡ0 −Ａ15を出力し、かつ下位ページレ
ジスタ１２から第２のアドレスＡ17−Ａ23を出力させ
る。また、例えば４ＧＢのメモリ空間をアクセスする場
合には、第１のアドレスＡ0 −Ａ15を出力し、下位ペー
ジレジスタ１２から第２のアドレスＡ16−Ａ23を出力
し、かつ上位ページレジスタ１３から第３のアドレスＡ
24−Ａ31を出力させる。
Description
【０００１】
【産業上の利用分野】本発明は、ＣＰＵを介在すること
なく、メモリをアクセスしデータ転送を制御するＤＭＡ
コントローラを有するメモリ制御装置に関する。
なく、メモリをアクセスしデータ転送を制御するＤＭＡ
コントローラを有するメモリ制御装置に関する。
【０００２】
【従来の技術】従来、パーソナルコンピュータ等のコン
ピュータシステムでは、入出力（Ｉ／Ｏ）装置とメモリ
間のデータ転送を高速に行なうために、ＤＭＡ（ｄｉｒ
ｅｃｔｍｅｍｏｒｙ ａｃｃｅｓｓ）方式が採用されて
いる。
ピュータシステムでは、入出力（Ｉ／Ｏ）装置とメモリ
間のデータ転送を高速に行なうために、ＤＭＡ（ｄｉｒ
ｅｃｔｍｅｍｏｒｙ ａｃｃｅｓｓ）方式が採用されて
いる。
【０００３】ＤＭＡ方式では、ＤＭＡコントローラはＩ
／Ｏ装置からＤＭＡ要求（ＤＲＥＱ信号）を受けると、
ＣＰＵを介在することなく、Ｉ／Ｏ装置からの要求に応
じてメモリをアクセスする。ＤＭＡコントローラはメモ
リのアドレスを出力するための例えば１６ビットのアド
レスレジスタを内部に有する。また、この内部アドレス
レジスタの下位アドレスＡ0 −Ａ7 に対して、上位のア
ドレスＡ8 −Ａ15を出力するための補助アドレスレジス
タを有する方式が周知である。
／Ｏ装置からＤＭＡ要求（ＤＲＥＱ信号）を受けると、
ＣＰＵを介在することなく、Ｉ／Ｏ装置からの要求に応
じてメモリをアクセスする。ＤＭＡコントローラはメモ
リのアドレスを出力するための例えば１６ビットのアド
レスレジスタを内部に有する。また、この内部アドレス
レジスタの下位アドレスＡ0 −Ａ7 に対して、上位のア
ドレスＡ8 −Ａ15を出力するための補助アドレスレジス
タを有する方式が周知である。
【０００４】ところで、例えばＩＳＡ（Ｉｎｄｕｓｔｒ
ｙ ＳｔａｎｄａｒｄＡｒｃｈｉｔｅｃｔｕｒｅ）バス
を使用し、ＣＰＵとして例えばインテル社のｉ８０２８
６を使用しているパーソナルコンピュータには、１６Ｍ
Ｂ（メガバイト）のメモリ空間をＤＭＡ方式によりアク
セスするために、前記補助アドレスレジスタ以外に、さ
らに上位のアドレスＡ17−Ａ23を出力する８ビットのペ
ージレジスタを有する方式がある。この方式では、６４
Ｋバイト・バンク単位で、６４Ｋ×２５６ページ、即ち
１６ＭＢのメモリ空間のアクセスが可能となる。
ｙ ＳｔａｎｄａｒｄＡｒｃｈｉｔｅｃｔｕｒｅ）バス
を使用し、ＣＰＵとして例えばインテル社のｉ８０２８
６を使用しているパーソナルコンピュータには、１６Ｍ
Ｂ（メガバイト）のメモリ空間をＤＭＡ方式によりアク
セスするために、前記補助アドレスレジスタ以外に、さ
らに上位のアドレスＡ17−Ａ23を出力する８ビットのペ
ージレジスタを有する方式がある。この方式では、６４
Ｋバイト・バンク単位で、６４Ｋ×２５６ページ、即ち
１６ＭＢのメモリ空間のアクセスが可能となる。
【０００５】
【発明が解決しようとする課題】従来では、増加するメ
モリ空間をアクセスするために、ＤＭＡコントローラの
内部アドレスレジスタ以外に、補助アドレスレジスタや
ページレジスタを有するＤＭＡ方式が開発されている。
しかしながら、従来では１６ＭＢのメモリ空間のアクセ
スが限界であり、これ以上のメモリ空間をＤＭＡ方式に
よりアクセスすることはできなかった。
モリ空間をアクセスするために、ＤＭＡコントローラの
内部アドレスレジスタ以外に、補助アドレスレジスタや
ページレジスタを有するＤＭＡ方式が開発されている。
しかしながら、従来では１６ＭＢのメモリ空間のアクセ
スが限界であり、これ以上のメモリ空間をＤＭＡ方式に
よりアクセスすることはできなかった。
【０００６】本発明の目的は、ＤＭＡ方式により例えば
１６ＭＢ以上のメモリ空間をアクセス可能なメモリ制御
装置を提供することにある。
１６ＭＢ以上のメモリ空間をアクセス可能なメモリ制御
装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、ＤＭＡコント
ローラによるメモリのダイレクト・メモリ・アクセス制
御において、ＤＭＡコントローラから出力される第１の
アドレスより上位の第２のアドレスを保持する下位ペー
ジレジスタ手段および第２のアドレスより上位の第３の
アドレスを保持する上位ページレジスタ手段を有する装
置である。
ローラによるメモリのダイレクト・メモリ・アクセス制
御において、ＤＭＡコントローラから出力される第１の
アドレスより上位の第２のアドレスを保持する下位ペー
ジレジスタ手段および第２のアドレスより上位の第３の
アドレスを保持する上位ページレジスタ手段を有する装
置である。
【０００８】
【作用】本発明では、ＤＭＡコントローラは、例えば１
６ＭＢのメモリ空間をアクセスする場合には、例えば１
６ビットの第１のアドレスＡ0 −Ａ15を出力し、かつ下
位ページレジスタ手段から第２のアドレスＡ17−Ａ23を
出力させる。また、例えば４ＧＢのメモリ空間をアクセ
スする場合には、第１のアドレスＡ0 −Ａ15を出力し、
下位ページレジスタ手段から第２のアドレスＡ16−Ａ23
を出力し、かつ上位ページレジスタ手段から第３のアド
レスＡ24−Ａ31を出力させる。
６ＭＢのメモリ空間をアクセスする場合には、例えば１
６ビットの第１のアドレスＡ0 −Ａ15を出力し、かつ下
位ページレジスタ手段から第２のアドレスＡ17−Ａ23を
出力させる。また、例えば４ＧＢのメモリ空間をアクセ
スする場合には、第１のアドレスＡ0 −Ａ15を出力し、
下位ページレジスタ手段から第２のアドレスＡ16−Ａ23
を出力し、かつ上位ページレジスタ手段から第３のアド
レスＡ24−Ａ31を出力させる。
【０００９】
【実施例】以下図面を参照して本発明の実施例を説明す
る。
る。
【００１０】図１は同実施例に係わるＤＭＡコントロー
ラの周辺回路の構成を説明するためのブロック図であ
る。図２は同実施例に係わるＤＭＡ方式を使用したパー
ソナルコンピュータの要部を示すブロック図である。
ラの周辺回路の構成を説明するためのブロック図であ
る。図２は同実施例に係わるＤＭＡ方式を使用したパー
ソナルコンピュータの要部を示すブロック図である。
【００１１】本コンピュータは、図２に示すように、中
央処理ユニットを構成するマイクロプロセッサ（ＣＰ
Ｕ）１、データ処理に必要な各種データを格納するため
のメモリ２、入出力装置（Ｉ／Ｏ装置）３およびＤＭＡ
制御を行なうＤＭＡコントローラ４を有する。ＣＰＵ
１、メモリ２、Ｉ／Ｏ装置３およびＤＭＡコントローラ
４は、システムバスを構成するデータバス５およびアド
レスバス６により接続されている。
央処理ユニットを構成するマイクロプロセッサ（ＣＰ
Ｕ）１、データ処理に必要な各種データを格納するため
のメモリ２、入出力装置（Ｉ／Ｏ装置）３およびＤＭＡ
制御を行なうＤＭＡコントローラ４を有する。ＣＰＵ
１、メモリ２、Ｉ／Ｏ装置３およびＤＭＡコントローラ
４は、システムバスを構成するデータバス５およびアド
レスバス６により接続されている。
【００１２】ここで、メモリ２は、図１に示すように、
メモリコントローラ１０により制御されて，データバス
５を介してデータの書込み、読出し動作を行なう。ＤＭ
Ａコントローラ４は、例えば８ビットのデータ転送に使
用されて、チャネル０〜３の４チャネルまで有し、６４
Ｋバイト・バンク単位で１６ＭＢのメモリ空間のアクセ
スが可能である。また、１６ビットの内部アドレスレジ
スタを有し、内部のＩ／Ｏバッファを通じて最下位８ビ
ットのアドレスＡ0 −Ａ7 を出力する。
メモリコントローラ１０により制御されて，データバス
５を介してデータの書込み、読出し動作を行なう。ＤＭ
Ａコントローラ４は、例えば８ビットのデータ転送に使
用されて、チャネル０〜３の４チャネルまで有し、６４
Ｋバイト・バンク単位で１６ＭＢのメモリ空間のアクセ
スが可能である。また、１６ビットの内部アドレスレジ
スタを有し、内部のＩ／Ｏバッファを通じて最下位８ビ
ットのアドレスＡ0 −Ａ7 を出力する。
【００１３】ＤＭＡコントローラ４の周辺には、１６ビ
ットの上位ビットのアドレスＡ8 −Ａ15を保持するため
の補助アドレスレジスタ１１、本発明に係わる下位ペー
ジレジスタ１２および上位ページレジスタ１３が設けら
れている。下位ページレジスタ１２は、１６ＭＢのメモ
リ空間をアクセスするときの最上位アドレスＡ16−Ａ23
を保持するアドレスレジスタである。上位ページレジス
タ１３は、４ＧＢ（ギガバイト）のメモリ空間をアクセ
スするときの最上位アドレスＡ24−Ａ31を保持するアド
レスレジスタである。
ットの上位ビットのアドレスＡ8 −Ａ15を保持するため
の補助アドレスレジスタ１１、本発明に係わる下位ペー
ジレジスタ１２および上位ページレジスタ１３が設けら
れている。下位ページレジスタ１２は、１６ＭＢのメモ
リ空間をアクセスするときの最上位アドレスＡ16−Ａ23
を保持するアドレスレジスタである。上位ページレジス
タ１３は、４ＧＢ（ギガバイト）のメモリ空間をアクセ
スするときの最上位アドレスＡ24−Ａ31を保持するアド
レスレジスタである。
【００１４】次に、同実施例の動作を図３のフローチャ
ートを参照して説明する。
ートを参照して説明する。
【００１５】まず、図２に示すコンピュータの基本的動
作を説明すると、Ｉ／Ｏ装置３からＤＭＡ要求ＤＲＥＱ
が発生していないときは、ＣＰＵ１がシステムバスの使
用権を有し、データバス５およびアドレスバス６を通じ
てメモリ２のアクセスを制御する（ステップＳ１のＮ
Ｏ，Ｓ１０）。
作を説明すると、Ｉ／Ｏ装置３からＤＭＡ要求ＤＲＥＱ
が発生していないときは、ＣＰＵ１がシステムバスの使
用権を有し、データバス５およびアドレスバス６を通じ
てメモリ２のアクセスを制御する（ステップＳ１のＮ
Ｏ，Ｓ１０）。
【００１６】次に、ＤＭＡ要求ＤＲＥＱが出力される
と、ＤＭＡコントローラ４はシステムバスの使用権を得
るために、ＣＰＵ１に対してホールド（ＨＯＬＤ）要求
ＨＲＱを出力する（ステップＳ２）。ＣＰＵ１はＨＯＬ
Ｄ端子に受信したＨＯＬＤ要求ＨＲＱに応じて、ＨＯＬ
Ｄ状態に移行することを応答し、システムバスの使用権
を譲ることになる（ステップＳ３）。
と、ＤＭＡコントローラ４はシステムバスの使用権を得
るために、ＣＰＵ１に対してホールド（ＨＯＬＤ）要求
ＨＲＱを出力する（ステップＳ２）。ＣＰＵ１はＨＯＬ
Ｄ端子に受信したＨＯＬＤ要求ＨＲＱに応じて、ＨＯＬ
Ｄ状態に移行することを応答し、システムバスの使用権
を譲ることになる（ステップＳ３）。
【００１７】ＣＰＵ１からシステムバスの使用権を得
て、メモリ２に対するアクセス制御がＣＰＵ１から切り
離されると、ＤＭＡコントローラ４によるメモリ制御
（リード制御信号ＭＥＭＲとライト制御信号ＭＥＲＷ）
が有効となる。ＤＭＡコントローラ４は、Ｉ／Ｏ装置３
に対してＤＭＡアクノリッジＤＡＣＫを出力する（ステ
ップＳ４）。
て、メモリ２に対するアクセス制御がＣＰＵ１から切り
離されると、ＤＭＡコントローラ４によるメモリ制御
（リード制御信号ＭＥＭＲとライト制御信号ＭＥＲＷ）
が有効となる。ＤＭＡコントローラ４は、Ｉ／Ｏ装置３
に対してＤＭＡアクノリッジＤＡＣＫを出力する（ステ
ップＳ４）。
【００１８】ＤＭＡコントローラ４は、図１に示すよう
に、Ｉ／Ｏ装置３からのアクセス要求に応じて、アクセ
スすべきメモリ２のアドレスを、アドレスバス６を通じ
てメモリコントローラ１０に出力することになる。
に、Ｉ／Ｏ装置３からのアクセス要求に応じて、アクセ
スすべきメモリ２のアドレスを、アドレスバス６を通じ
てメモリコントローラ１０に出力することになる。
【００１９】ここで、アクセス対象のメモリ空間（アド
レス空間）が例えば１６ＭＢ以下の場合には（ステップ
Ｓ５のＹＥＳ）、ＤＭＡコントローラ４はアドレスＡ0
−Ａ23をメモリコントローラ１０に出力する。即ち、図
２に示すように、ＤＭＡコントローラ４は最下位８ビッ
トのアドレスＡ0 −Ａ7 を出力し、補助アドレスレジス
タ１１を通じてアドレスＡ8 −Ａ15を出力し、かつ下位
ページレジスタ１２を有効にして最上位アドレスＡ16−
Ａ23を出力する（ステップＳ６）。このとき、ＤＭＡコ
ントローラ４は上位ページレジスタ１３には０をセット
して無効にする。
レス空間）が例えば１６ＭＢ以下の場合には（ステップ
Ｓ５のＹＥＳ）、ＤＭＡコントローラ４はアドレスＡ0
−Ａ23をメモリコントローラ１０に出力する。即ち、図
２に示すように、ＤＭＡコントローラ４は最下位８ビッ
トのアドレスＡ0 −Ａ7 を出力し、補助アドレスレジス
タ１１を通じてアドレスＡ8 −Ａ15を出力し、かつ下位
ページレジスタ１２を有効にして最上位アドレスＡ16−
Ａ23を出力する（ステップＳ６）。このとき、ＤＭＡコ
ントローラ４は上位ページレジスタ１３には０をセット
して無効にする。
【００２０】メモリコントローラ１０は、メモリ２に対
して１６ＭＢのメモリ空間に格納されたデータの読出し
またはデータの書込み制御を実行する（ステップＳ
７）。メモリ２に対して読出し又は書込みされるデータ
は、データバス５を通じてＩ／Ｏ装置３とメモリ２間で
ＤＭＡ転送されることになる。
して１６ＭＢのメモリ空間に格納されたデータの読出し
またはデータの書込み制御を実行する（ステップＳ
７）。メモリ２に対して読出し又は書込みされるデータ
は、データバス５を通じてＩ／Ｏ装置３とメモリ２間で
ＤＭＡ転送されることになる。
【００２１】一方、アクセス対象のメモリ空間が例えば
４ＧＢ以下の場合には（ステップＳ５のＮＯ）、ＤＭＡ
コントローラ４はアドレスＡ0 −Ａ31をメモリコントロ
ーラ１０に出力する。即ち、図２に示すように、ＤＭＡ
コントローラ４は最下位８ビットのアドレスＡ0 −Ａ7
を出力し、補助アドレスレジスタ１１を通じてアドレス
Ａ8 −Ａ15を出力し、下位ページレジスタ１２を通じて
アドレスＡ16−Ａ23を出力し、かつ上位ページレジスタ
１３を有効にして最上位アドレスＡ24−Ａ31を出力する
（ステップＳ８）。したがって、メモリコントローラ１
０は、メモリ２に対して４ＧＢのメモリ空間に格納され
たデータの読出しまたはデータの書込み制御を実行する
（ステップＳ９）。
４ＧＢ以下の場合には（ステップＳ５のＮＯ）、ＤＭＡ
コントローラ４はアドレスＡ0 −Ａ31をメモリコントロ
ーラ１０に出力する。即ち、図２に示すように、ＤＭＡ
コントローラ４は最下位８ビットのアドレスＡ0 −Ａ7
を出力し、補助アドレスレジスタ１１を通じてアドレス
Ａ8 −Ａ15を出力し、下位ページレジスタ１２を通じて
アドレスＡ16−Ａ23を出力し、かつ上位ページレジスタ
１３を有効にして最上位アドレスＡ24−Ａ31を出力する
（ステップＳ８）。したがって、メモリコントローラ１
０は、メモリ２に対して４ＧＢのメモリ空間に格納され
たデータの読出しまたはデータの書込み制御を実行する
（ステップＳ９）。
【００２２】このようにして、複数の下位ページレジス
タ１２および上位ページレジスタ１３を設けて、アクセ
ス対象のメモリ空間の容量に応じて上位ページレジスタ
１３を有効または無効にする。これにより、例えば１６
ＭＢのメモリ空間のアクセスと共に、上位ページレジス
タ１３を利用してさらに増加した例えば４ＧＢのメモリ
空間をアクセスすることが可能となる。
タ１２および上位ページレジスタ１３を設けて、アクセ
ス対象のメモリ空間の容量に応じて上位ページレジスタ
１３を有効または無効にする。これにより、例えば１６
ＭＢのメモリ空間のアクセスと共に、上位ページレジス
タ１３を利用してさらに増加した例えば４ＧＢのメモリ
空間をアクセスすることが可能となる。
【００２３】なお、前記実施例では、８ビットのデータ
転送に使用されるＤＭＡコントローラ４について説明し
たが、当然ながら１６ビットのデータ転送に使用される
ＤＭＡコントローラに対しても適用できる。この場合、
ＤＭＡコントローラはチャネル５〜７の３チャネルまで
有し、１２８Ｋバイト・バンク単位で１６ＭＢのメモリ
空間のアクセスが可能である。さらに、ＤＭＡコントロ
ーラは最下位８ビットのアドレスＡ1 −Ａ8 を出力し、
補助アドレスレジスタを通じてアドレスＡ9 −Ａ16を出
力し、かつ下位ページレジスタを有効にした場合に最上
位アドレスＡ17−Ａ23を出力する。そして、上位ページ
レジスタを有効にした場合には、最上位アドレスＡ24−
Ａ31を出力することになる。
転送に使用されるＤＭＡコントローラ４について説明し
たが、当然ながら１６ビットのデータ転送に使用される
ＤＭＡコントローラに対しても適用できる。この場合、
ＤＭＡコントローラはチャネル５〜７の３チャネルまで
有し、１２８Ｋバイト・バンク単位で１６ＭＢのメモリ
空間のアクセスが可能である。さらに、ＤＭＡコントロ
ーラは最下位８ビットのアドレスＡ1 −Ａ8 を出力し、
補助アドレスレジスタを通じてアドレスＡ9 −Ａ16を出
力し、かつ下位ページレジスタを有効にした場合に最上
位アドレスＡ17−Ａ23を出力する。そして、上位ページ
レジスタを有効にした場合には、最上位アドレスＡ24−
Ａ31を出力することになる。
【００２４】
【発明の効果】以上詳述したように本発明によれば、Ｄ
ＭＡ方式によるメモリ制御において、複数の下位ページ
レジスタおよび上位ページレジスタを利用することによ
り、例えば１６ＭＢ以上のメモリ空間のアクセスを可能
にして、メモリ容量の増加に対してＤＭＡ方式によるア
クセス制御を実現することができる。
ＭＡ方式によるメモリ制御において、複数の下位ページ
レジスタおよび上位ページレジスタを利用することによ
り、例えば１６ＭＢ以上のメモリ空間のアクセスを可能
にして、メモリ容量の増加に対してＤＭＡ方式によるア
クセス制御を実現することができる。
【図１】本発明の実施例に係わるＤＭＡコントローラの
周辺回路の構成を示すブロック図。
周辺回路の構成を示すブロック図。
【図２】同実施例に係わるコンピュータシステムの要部
を示すブロック図。
を示すブロック図。
【図３】同実施例の動作を説明するためのフローチャー
ト。
ト。
１…ＣＰＵ、２…メモリ、３…Ｉ／Ｏ装置、４…ＤＭＡ
コントローラ、１２…下位ページレジスタ、１３…上位
ページレジスタ。
コントローラ、１２…下位ページレジスタ、１３…上位
ページレジスタ。
Claims (1)
- 【請求項１】 メモリに対してダイレクト・メモリ・ア
クセス制御を行なうＤＭＡコントローラと、 前記ＤＭＡコントローラから出力される第１のアドレス
とこの第１のアドレスより上位の第２のアドレスを保持
し、前記第１及び第２のアドレスにより前記メモリの所
定領域の第１のメモリ空間をアクセスするための下位ペ
ージレジスタ手段と、 前記第２のアドレスより上位の第３のアドレスを保持
し、前記第１及び第２のアドレスと前記第３のアドレス
により前記第１のメモリ空間より拡大した第２のメモリ
空間をアクセスするための上位ページレジスタ手段とを
具備したことを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106191A JPH05282240A (ja) | 1992-03-31 | 1992-03-31 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4106191A JPH05282240A (ja) | 1992-03-31 | 1992-03-31 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05282240A true JPH05282240A (ja) | 1993-10-29 |
Family
ID=14427304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4106191A Pending JPH05282240A (ja) | 1992-03-31 | 1992-03-31 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05282240A (ja) |
-
1992
- 1992-03-31 JP JP4106191A patent/JPH05282240A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees | ||
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R370 | Written measure of declining of transfer procedure |
Free format text: JAPANESE INTERMEDIATE CODE: R370 |