JPS5999546A - マイクロ命令準備装置 - Google Patents
マイクロ命令準備装置Info
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- JPS5999546A JPS5999546A JP58209750A JP20975083A JPS5999546A JP S5999546 A JPS5999546 A JP S5999546A JP 58209750 A JP58209750 A JP 58209750A JP 20975083 A JP20975083 A JP 20975083A JP S5999546 A JPS5999546 A JP S5999546A
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- JP
- Japan
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- microinstruction
- register
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- preparation device
- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
- Stored Programmes (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、機能ユニット毎に１つのマイクロ命令アドレ
スレジスタと１つのマイクロインストラクションレジス
タとを備えたマイクロプログラム集積電子装置における
少なくとも２つの無関係（で動作する機能ユニットのだ
めのマイクロ命令供光装置およびその運転方法に関する
。
スレジスタと１つのマイクロインストラクションレジス
タとを備えたマイクロプログラム集積電子装置における
少なくとも２つの無関係（で動作する機能ユニットのだ
めのマイクロ命令供光装置およびその運転方法に関する
。
集積化これメζ高出力Ｄ Ｍ ＡコントローラＡＤＭＡ
（ａｄｖａｎｃｅｄ ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａ
ｃｃｅｓｓ）は、媒体（周辺機器、メモリ）間で、一般
的に言うならばデータ源とデータ受側との間でデータ転
送を行なう互いに独立な４つのチャネルを有する。いわ
ゆる組織メモリの制御ブロックから値を受けるチャネル
に付属した制御レジスタからチャネルの制御パラメータ
（例えばデータ源およびデータ受側のアドレス、アドレ
ス計数方向、バイト数、比較ビットパターン）をチャネ
ルが受は取る限りにおいてチャネルは互いに独立である
。その任務範囲ばすべてのチャイ・ルにとって同じであ
る。Ｊ、つまたは複数のチャネルはマルチプレクサチャ
ネルとして付加的な機能を引き受けることができる。
（ａｄｖａｎｃｅｄ ｄｉｒｅｃｔ ｍｅｍｏｒｙ ａ
ｃｃｅｓｓ）は、媒体（周辺機器、メモリ）間で、一般
的に言うならばデータ源とデータ受側との間でデータ転
送を行なう互いに独立な４つのチャネルを有する。いわ
ゆる組織メモリの制御ブロックから値を受けるチャネル
に付属した制御レジスタからチャネルの制御パラメータ
（例えばデータ源およびデータ受側のアドレス、アドレ
ス計数方向、バイト数、比較ビットパターン）をチャネ
ルが受は取る限りにおいてチャネルは互いに独立である
。その任務範囲ばすべてのチャイ・ルにとって同じであ
る。Ｊ、つまたは複数のチャネルはマルチプレクサチャ
ネルとして付加的な機能を引き受けることができる。
チャイ・ルの独立性、すなわち一般的に言うならば機能
ユニットの独立性にも拘らず、できるだけ多くのリソー
スを１度だけ組み立て、これらの資源をすべてのチャネ
ルによって使用させるよう努力されている。これは場所
的理由および走行時間の理由を考慮している。これは、
例えばマイクロプログラムされた集積電子装置の入出力
インタフェースにおける物理的／システム技術的な理由
から行なわれる。というのは１セツトのデータピンおよ
びアドレスピン（接触ピン）しか意のままにならないか
らである。しかしながら、リソースのこのような共用（
シェアリング）は、厳密に言うとチャネルが同時に動作
できず、パイプライン方式でしか動作できないことを意
味する。
ユニットの独立性にも拘らず、できるだけ多くのリソー
スを１度だけ組み立て、これらの資源をすべてのチャネ
ルによって使用させるよう努力されている。これは場所
的理由および走行時間の理由を考慮している。これは、
例えばマイクロプログラムされた集積電子装置の入出力
インタフェースにおける物理的／システム技術的な理由
から行なわれる。というのは１セツトのデータピンおよ
びアドレスピン（接触ピン）しか意のままにならないか
らである。しかしながら、リソースのこのような共用（
シェアリング）は、厳密に言うとチャネルが同時に動作
できず、パイプライン方式でしか動作できないことを意
味する。
チャイ・ルないしは機能ユニットの主制御はマイクロプ
ログラムが引き受ける。マイクロプログラムば、それぞ
れのチャイ・ルのスタート時に必要な制御情報を組織メ
モリから読み込み、内部の処理課題を実行し、本来のデ
ータ転送を制御し、そして再び制御情報、：例えばステ
ータスを組織メモリにて読み出す。
ログラムが引き受ける。マイクロプログラムば、それぞ
れのチャイ・ルのスタート時に必要な制御情報を組織メ
モリから読み込み、内部の処理課題を実行し、本来のデ
ータ転送を制御し、そして再び制御情報、：例えばステ
ータスを組織メモリにて読み出す。
チャネルは独立に動作するので、マイクロプログラムの
制御情報は４度必要であり、しかも出力に関する理由（
転送要求に対する反応時間、転送速度）からチャネル固
有の、または機能ユニット固有のマイクロ命令が直接に
選択、すなわちそれぞれのチャイ・ルの優先権を準備し
ていて、それぞれのチャネルが各マイクロ命令実行後他
のチャネルの優先権によって遮断され得て、マイクロ命
令が時間遅れなしに次々と経過し得るということが要求
される。
制御情報は４度必要であり、しかも出力に関する理由（
転送要求に対する反応時間、転送速度）からチャネル固
有の、または機能ユニット固有のマイクロ命令が直接に
選択、すなわちそれぞれのチャイ・ルの優先権を準備し
ていて、それぞれのチャネルが各マイクロ命令実行後他
のチャネルの優先権によって遮断され得て、マイクロ命
令が時間遅れなしに次々と経過し得るということが要求
される。
′ 本発明の目的は、高い転送速度および転送要求に対
する短い反応時間を可能にすることにある。
する短い反応時間を可能にすることにある。
この目的は本発明によれば、マイクロ命令メモリの個数
を機能ユニットの個数よりも小ざくすること−二よって
達成される。
を機能ユニットの個数よりも小ざくすること−二よって
達成される。
見、下、本発明の実施例を図面について詳細に説明する
。
。
それぞれ１つの付属のマイクロ命令アドレスレジスタＭ
ＰＡＲｉ（ｉ＝０．１，２．３）およびそれぞれ１つの
付属のマイクロインストラクションレジスタＭＰＩＲｉ
（ｉ＝０．１，２．３）とともに組み合わされる４つの
同じマイクロ命令固定値メモリＲＯＭの代りに、本発明
装置の一実施例では１つだけのマイクロ命令固定値メモ
！ｌＲＯＭが使用でれ、この場合に４つの異なるチャネ
ル固有のないしは機能ユニット固有のＭＰＡＲｉおよび
ＭＰＩＲｉが必要であるが、しかし全部で１つのみのシ
ーケンサ中間メモリ５ＬＡＴＣＨが必要で、これはＲＯ
Ｍ制御アドレスＲＯＭＡを有する。
ＰＡＲｉ（ｉ＝０．１，２．３）およびそれぞれ１つの
付属のマイクロインストラクションレジスタＭＰＩＲｉ
（ｉ＝０．１，２．３）とともに組み合わされる４つの
同じマイクロ命令固定値メモリＲＯＭの代りに、本発明
装置の一実施例では１つだけのマイクロ命令固定値メモ
！ｌＲＯＭが使用でれ、この場合に４つの異なるチャネ
ル固有のないしは機能ユニット固有のＭＰＡＲｉおよび
ＭＰＩＲｉが必要であるが、しかし全部で１つのみのシ
ーケンサ中間メモリ５ＬＡＴＣＨが必要で、これはＲＯ
Ｍ制御アドレスＲＯＭＡを有する。
各マイクロ命令アドレスレジスタＭＰＡＲｉ には、該
当せるマイクロインストラクションレジスタＭＰＩＲｉ
にあるマイクロ命令ＭＢのアドレスがある。その場合に
４つのマイクロインストラクションレジスタＭＰＩＲｉ
は後段の実行制御部Ａｓのパイプライニングの０段をな
している。このためにパイプライニングを可能にする手
段ＰＩＦが設けられている。
当せるマイクロインストラクションレジスタＭＰＩＲｉ
にあるマイクロ命令ＭＢのアドレスがある。その場合に
４つのマイクロインストラクションレジスタＭＰＩＲｉ
は後段の実行制御部Ａｓのパイプライニングの０段をな
している。このためにパイプライニングを可能にする手
段ＰＩＦが設けられている。
４つのチャネル、ないしは４つの機能ユニットは中央制
御ユニットＣＣにおけるそれぞれに付属の制御レジスタ
からそれぞれの制御パラメータを取り込む。中央制御ユ
ニットＣＣにおけるこの制御レジス゛りはいわゆる組織
メモリの制御ブロックから値を与えられる。中央制御ユ
ニットＣＣは内部のデータバス１．Ｂを介してロードき
れる。中央制御ユニットＣＣは付加的に１つのチャネル
または１つの機能ユニットを優先するだめのユニットを
有する。信号ＡＫＮを介して新たに活性化すべきチャイ
・ルが選択または優先される。新たに活性化すべきチャ
ネルの選択により、それに該当するマイクロインストラ
クションレジスタＭＰＴＲｉおよび該当するマイクロ命
ドレスンジスタＭＰＡＲｉが読み出される。このだめに
信号ＡＫＮが２つのプレグｆ、ＤＥＭＵＸを制御する。
御ユニットＣＣにおけるそれぞれに付属の制御レジスタ
からそれぞれの制御パラメータを取り込む。中央制御ユ
ニットＣＣにおけるこの制御レジス゛りはいわゆる組織
メモリの制御ブロックから値を与えられる。中央制御ユ
ニットＣＣは内部のデータバス１．Ｂを介してロードき
れる。中央制御ユニットＣＣは付加的に１つのチャネル
または１つの機能ユニットを優先するだめのユニットを
有する。信号ＡＫＮを介して新たに活性化すべきチャイ
・ルが選択または優先される。新たに活性化すべきチャ
ネルの選択により、それに該当するマイクロインストラ
クションレジスタＭＰＴＲｉおよび該当するマイクロ命
ドレスンジスタＭＰＡＲｉが読み出される。このだめに
信号ＡＫＮが２つのプレグｆ、ＤＥＭＵＸを制御する。
マルチプレクチＭＵＸＩ の出力端には、信号Ａ Ｋ
Ｎにより、優先されだチャイ・ルに属する現在のマイク
ロ命令アドレスＡＭＢＡが生じる。マルチプレクサＭＵ
Ｘ２の出力端には、信号Ａ Ｋ Ｎにより、優先された
チャネルに属する現在のマイクロ命令Ａ Ｉ’ｔｊＢが
生じる。
Ｎにより、優先されだチャイ・ルに属する現在のマイク
ロ命令アドレスＡＭＢＡが生じる。マルチプレクサＭＵ
Ｘ２の出力端には、信号Ａ Ｋ Ｎにより、優先された
チャネルに属する現在のマイクロ命令Ａ Ｉ’ｔｊＢが
生じる。
デマルチプレグｆＤＥＭＵＸは１つの入力端を介してク
ロック信号Ｃを受は入れる。このクロック信号Ｃにより
、優先されたチャネルに属するマイクロ命令アドレスレ
ジスタＭＰＡＲｌおよびマイクロインストラクションレ
ジスタＭＰ Ｉ Ｒｉが同期化される。
ロック信号Ｃを受は入れる。このクロック信号Ｃにより
、優先されたチャネルに属するマイクロ命令アドレスレ
ジスタＭＰＡＲｌおよびマイクロインストラクションレ
ジスタＭＰ Ｉ Ｒｉが同期化される。
現在のマイクロ命令ＡＭ’Ｈの実行は実行制御部Ａｓに
よって監視はれる。相次ぐ現在のマイクロ命令ＡＭＢの
実行はパイプライン方式にてそれに適した装置Ｐ１．Ｐ
において行なわれることが好ましい。現在のマイクロ命
令ＡＭＢの実行中、シーケンサＳＱはテスト情報ＴＩお
よび制御情報ＣＩに基いてその都度ちょうど優先された
チャイ・ルにおける次のマイクコ命令ＭＢのマイクロ命
令アドレスＲＯＭ Ａを準備する。このマイクロ命令ア
ドレスＲＯＭＡは、中間メモリ５ＬＡＴＣＨに中間記憶
され、マイクロ命令固定値メモリＲＯＭにおける読出し
サイクルを制御する。マイクロ命令固定値メモリＲＯＭ
はその際新たなチャネル固有のまだは機能ユニット固有
のマイクロ命令ＭＢを供給する。
よって監視はれる。相次ぐ現在のマイクロ命令ＡＭＢの
実行はパイプライン方式にてそれに適した装置Ｐ１．Ｐ
において行なわれることが好ましい。現在のマイクロ命
令ＡＭＢの実行中、シーケンサＳＱはテスト情報ＴＩお
よび制御情報ＣＩに基いてその都度ちょうど優先された
チャイ・ルにおける次のマイクコ命令ＭＢのマイクロ命
令アドレスＲＯＭ Ａを準備する。このマイクロ命令ア
ドレスＲＯＭＡは、中間メモリ５ＬＡＴＣＨに中間記憶
され、マイクロ命令固定値メモリＲＯＭにおける読出し
サイクルを制御する。マイクロ命令固定値メモリＲＯＭ
はその際新たなチャネル固有のまだは機能ユニット固有
のマイクロ命令ＭＢを供給する。
制御情報ＣＩおよびテスト情報ＴＩは、その場合に中央
制御ユニットＣＣからも実行制御部Ａｓからも供給され
る。現在のマイクロ命令アドレスＡＭＢＡはインクリメ
ンタＩＮＣＲを介してインクリメントされ、このように
してチャネル固有の次の新だなマイクロ命令ＭＢのマイ
クロ命令アドレスＲＯＭＡを与えることができる。しか
し、シーケンサＳＱは付加的なアドレス情報ＡＩを中央
制御ユニツ）ＣＣから得る。それは、例えばテストアド
レスＴＡ・マツプアドレスＭＡあるいは飛び越しアドレ
ス（ジャンプアドレス）ＪＡであり得る。
制御ユニットＣＣからも実行制御部Ａｓからも供給され
る。現在のマイクロ命令アドレスＡＭＢＡはインクリメ
ンタＩＮＣＲを介してインクリメントされ、このように
してチャネル固有の次の新だなマイクロ命令ＭＢのマイ
クロ命令アドレスＲＯＭＡを与えることができる。しか
し、シーケンサＳＱは付加的なアドレス情報ＡＩを中央
制御ユニツ）ＣＣから得る。それは、例えばテストアド
レスＴＡ・マツプアドレスＭＡあるいは飛び越しアドレ
ス（ジャンプアドレス）ＪＡであり得る。
現在のマイクロ命令Ａ Ｍ Ｈの実行、Ｉｉ”端で、チ
ャネル固有の新たに読出される次のマイクロ命令ＭＢが
付属のチャネル固有マイクロインストラクションレジス
タＭＰＩＲｉにロードされ、そして新たな対応せる次の
マイクロ命令アドレスＲＯＭＡが中間メモリ５ＬＡＴＣ
Ｈから現在のチャネルに付属するマイクロプログラムア
ドレスレジスタＭＰＡＲｉにロードされる。ちょうど現
在のチャネルの選択がここで遮断されるならば、このチ
ャネルが後で再び優先されるときまで、このチャネルに
属するマイクロ命令は付属のマイクロインストラクショ
ンレジスタＭＰＩＲｉに用意されている。アドレス情報
ＡＩは実行制御部Ａｓによっても用意することができる
。
ャネル固有の新たに読出される次のマイクロ命令ＭＢが
付属のチャネル固有マイクロインストラクションレジス
タＭＰＩＲｉにロードされ、そして新たな対応せる次の
マイクロ命令アドレスＲＯＭＡが中間メモリ５ＬＡＴＣ
Ｈから現在のチャネルに付属するマイクロプログラムア
ドレスレジスタＭＰＡＲｉにロードされる。ちょうど現
在のチャネルの選択がここで遮断されるならば、このチ
ャネルが後で再び優先されるときまで、このチャネルに
属するマイクロ命令は付属のマイクロインストラクショ
ンレジスタＭＰＩＲｉに用意されている。アドレス情報
ＡＩは実行制御部Ａｓによっても用意することができる
。
図は本発明の一実施例の原理接続図を示す。
ＲＯＭ・・・マイクロ命令メモリ、 ５ＬＡＴＣＨ・・
・中間メモリ、 ＭＰＡＲｉ （ｉ＝０．１．２．３
）−マイクロ命令アドレスレジスタ、 ＭＰＩＩンｒ（
１＝ｏ、ｔ。 ２．３）・マイクロインストラクションレジスタ、ＣＣ
・中央制御ユニット、 ＳＱ・・・７−ケンサ、ＰＩＦ
・・パイプライン装置、Ａ Ｓ・・実行制御部、ＩＮＣ
Ｒ・・・インクリメンタ、 ＭＵＸＩ 、’ＭＩＪＸ２
、マルチプレクサ、 ＤＥＭＵＸ・・デマルチプレ
クサ、ＭＢ・・マイクロ命令、 ＲＯＭＡ・・マイク
ロ命令メモリ制御アドレス、 ＡＭＢ・・現在のマイク
ロ命令、 ＡＭＢＡ・・・現在のマイクロ命令アドレス
、ＴＩ・・テスト情報、 ＣＩ・・制御情報。
・中間メモリ、 ＭＰＡＲｉ （ｉ＝０．１．２．３
）−マイクロ命令アドレスレジスタ、 ＭＰＩＩンｒ（
１＝ｏ、ｔ。 ２．３）・マイクロインストラクションレジスタ、ＣＣ
・中央制御ユニット、 ＳＱ・・・７−ケンサ、ＰＩＦ
・・パイプライン装置、Ａ Ｓ・・実行制御部、ＩＮＣ
Ｒ・・・インクリメンタ、 ＭＵＸＩ 、’ＭＩＪＸ２
、マルチプレクサ、 ＤＥＭＵＸ・・デマルチプレ
クサ、ＭＢ・・マイクロ命令、 ＲＯＭＡ・・マイク
ロ命令メモリ制御アドレス、 ＡＭＢ・・現在のマイク
ロ命令、 ＡＭＢＡ・・・現在のマイクロ命令アドレス
、ＴＩ・・テスト情報、 ＣＩ・・制御情報。
Claims (1)
- 【特許請求の範囲】 】）機能ユニット毎にそれぞれ１つのマイクロ命令アド
レスレジスタと１つのマイクロインストラクションレジ
スタとを備えたマイクロプログラム集積電子装置におけ
る少なくとも２つの独立に動作する機能ユニット（チャ
ネル）のだめのマイクロ命令準備装置において、マイク
ロ命令メモリの個数を機能ユニットの個数よりも小さく
したことを特徴とするマイクロ命令準備装置。 ２）唯一のマイクロ命令メモリと、マイクロ命令メモリ
制御アドレスを有する唯一の中間メモリとを備えること
を特徴とする特許請求の範囲第１項記載のマイクロ命令
準備装置。 ３）各マイクロ命令アドレ°スレジスタ内には対応せる
マイクロインストラクションレジスタ内に含まれている
マイクロ命令のアドレスが含まれていることを特徴とす
る特許１１’ｊ求の範囲第１項まだは第２項記載のマイ
クロ命令準備装置。 ４）マイクロインストラクションレジスタは後続のパイ
プライン装置および実行制御部のための０段をなしてい
ることを特徴とする特許請求の範囲第１項ないし第３
ＪＪのいずれかに記載のマイクロ命令準備装置。 ５）新だに動作状態に入れるべき機能ユニットの選択の
だめの手段を備えることを特徴とする特許請求の範囲第
１項ない１〜第４項のいずれかに記載のマイクロ命令準
備装置。 ６）新た例動作状態に入れるべき機能ユニットの選択後
に該当せるマイクロインストラクションレジスタおよび
該当せるマイクロ命令アドレスレジスタが読み出でれる
ことを特徴とする特許請求の範囲第１項ないし第５項の
いずれかに記載のマイクロ命令準備装置。 ７）現在のマイクロ命令の実行中に、ンーケンサがテス
ト情報および制御情報に基いてちょうど動作中の機能ユ
ニットにおける次のマイクロ命令のアドレスを準備する
ことを特徴とする特許請求の範囲第１項ないし第６項の
いずれかに記載のマイクロ命令準備装置。 ８）機能ユニット固有のちょうど現在のマイクロ命令の
次のマイクロ命令のアドレスが中間メモリに中間記憶さ
れ、新たなマイクロ命令を供給するマイクロ命令メモリ
における読出しサイクルを制御することを特徴とする特
許請求の範囲第１項ないし第７項のいずれかに記載のマ
イクロ命令準備装置。 ９）現在のマイクロ命令の実行終端で機能ユニット固有
の新たに読出される次のマイクロ命令が該当マイクロイ
ンストラクションレジスタに取り込まれ、それに対応す
るアドレスが該当マイクロ命令アドレスレジスタに取り
込１れることを特徴とする特許請求の範囲第１項ないし
第８項のいずれかに記載のマイクロ命令準備装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE32413572 | 1982-11-09 | ||
| DE19823241357 DE3241357A1 (de) | 1982-11-09 | 1982-11-09 | Vorrichtung zur mikrobefehls-bereitstellung fuer mindestens zwei unabhaengig arbeitende funktionseinheiten in einem integrierten, mikroprogrammierten elektronischen baustein und verfahren zu ihrem betrieb |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999546A true JPS5999546A (ja) | 1984-06-08 |
Family
ID=6177650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58209750A Pending JPS5999546A (ja) | 1982-11-09 | 1983-11-08 | マイクロ命令準備装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5159674A (ja) |
| EP (1) | EP0111161B1 (ja) |
| JP (1) | JPS5999546A (ja) |
| AT (1) | ATE60676T1 (ja) |
| DE (2) | DE3241357A1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5018098A (en) * | 1987-05-07 | 1991-05-21 | Fujitsu Limited | Data transfer controlling apparatus for direct memory access |
| US4912623A (en) * | 1988-04-11 | 1990-03-27 | Square D Company | Multiple processor communications system |
| KR0136594B1 (ko) * | 1988-09-30 | 1998-10-01 | 미다 가쓰시게 | 단일칩 마이크로 컴퓨터 |
| US5307464A (en) * | 1989-12-07 | 1994-04-26 | Hitachi, Ltd. | Microprocessor and method for setting up its peripheral functions |
| JP2773471B2 (ja) * | 1991-07-24 | 1998-07-09 | 日本電気株式会社 | 情報処理装置 |
| US5657486A (en) * | 1995-12-07 | 1997-08-12 | Teradyne, Inc. | Automatic test equipment with pipelined sequencer |
| DE19735319A1 (de) | 1997-08-14 | 1999-02-18 | Bayerische Motoren Werke Ag | Elektronisches Steuergerät |
| US8275975B2 (en) * | 2008-01-25 | 2012-09-25 | Mtekvision Co., Ltd. | Sequencer controlled system and method for controlling timing of operations of functional units |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131649A (ja) * | 1973-04-20 | 1974-12-17 | ||
| JPS5439101A (en) * | 1977-08-30 | 1979-03-26 | Olympus Optical Co Ltd | Automatic focusing method |
| JPS5526742A (en) * | 1978-08-16 | 1980-02-26 | Toshiba Corp | Automatic picture-quality regulator circuit |
| JPS5646607A (en) * | 1979-09-26 | 1981-04-27 | Yasuda Seisakusho | Metal wheel having automatic correction device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS514381B1 (ja) * | 1969-11-24 | 1976-02-10 | ||
| US3771138A (en) * | 1971-08-31 | 1973-11-06 | Ibm | Apparatus and method for serializing instructions from two independent instruction streams |
| GB1397438A (en) * | 1971-10-27 | 1975-06-11 | Ibm | Data processing system |
| US3766526A (en) * | 1972-10-10 | 1973-10-16 | Atomic Energy Commission | Multi-microprogrammed input-output processor |
| US3840861A (en) * | 1972-10-30 | 1974-10-08 | Amdahl Corp | Data processing system having an instruction pipeline for concurrently processing a plurality of instructions |
| IT991096B (it) * | 1973-07-10 | 1975-07-30 | Honeywell Inf Systems | Calcolatore elettronico con reti funzionali indipendenti per l esecuzione simultanea di opera zioni diverse sugli stessi dati |
| US4038643A (en) * | 1975-11-04 | 1977-07-26 | Burroughs Corporation | Microprogramming control system |
| US4156925A (en) * | 1976-04-30 | 1979-05-29 | International Business Machines Corporation | Overlapped and interleaved control store with address modifiers |
| FR2409551A1 (fr) * | 1977-11-21 | 1979-06-15 | Cii Honeywell Bull | Coupleur rapide de ligne de transmission ou peripheriques d'ordinateur utilisant une structure particuliere de microinstruction |
| US4315314A (en) * | 1977-12-30 | 1982-02-09 | Rca Corporation | Priority vectored interrupt having means to supply branch address directly |
| US4197579A (en) * | 1978-06-06 | 1980-04-08 | Xebec Systems Incorporated | Multi-processor for simultaneously executing a plurality of programs in a time-interlaced manner |
| US4373180A (en) * | 1980-07-09 | 1983-02-08 | Sperry Corporation | Microprogrammed control system capable of pipelining even when executing a conditional branch instruction |
| US4370709A (en) * | 1980-08-01 | 1983-01-25 | Tracor, Inc. | Computer emulator with three segment microcode memory and two separate microcontrollers for operand derivation and execution phases |
| US4509140A (en) * | 1980-11-10 | 1985-04-02 | Wang Laboratories, Inc. | Data transmitting link |
| US4451882A (en) * | 1981-11-20 | 1984-05-29 | Dshkhunian Valery | Data processing system |
-
1982
- 1982-11-09 DE DE19823241357 patent/DE3241357A1/de not_active Withdrawn
-
1983
- 1983-11-07 DE DE8383111105T patent/DE3382149D1/de not_active Expired - Fee Related
- 1983-11-07 EP EP83111105A patent/EP0111161B1/de not_active Expired - Lifetime
- 1983-11-07 AT AT83111105T patent/ATE60676T1/de active
- 1983-11-08 JP JP58209750A patent/JPS5999546A/ja active Pending
-
1990
- 1990-05-17 US US07/526,544 patent/US5159674A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49131649A (ja) * | 1973-04-20 | 1974-12-17 | ||
| JPS5439101A (en) * | 1977-08-30 | 1979-03-26 | Olympus Optical Co Ltd | Automatic focusing method |
| JPS5526742A (en) * | 1978-08-16 | 1980-02-26 | Toshiba Corp | Automatic picture-quality regulator circuit |
| JPS5646607A (en) * | 1979-09-26 | 1981-04-27 | Yasuda Seisakusho | Metal wheel having automatic correction device |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3382149D1 (de) | 1991-03-07 |
| ATE60676T1 (de) | 1991-02-15 |
| EP0111161A2 (de) | 1984-06-20 |
| EP0111161B1 (de) | 1991-01-30 |
| US5159674A (en) | 1992-10-27 |
| EP0111161A3 (en) | 1986-11-26 |
| DE3241357A1 (de) | 1984-05-10 |
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