KR100306475B1 - 에이티엠 교환 시스템의 셀 판독 동기 제어 장치 및 방법 - Google Patents

에이티엠 교환 시스템의 셀 판독 동기 제어 장치 및 방법 Download PDF

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Abstract

본 발명은 속도 정합용 FIFO(First In First Out)로부터 입력되는 ATM(Asynchronous Transfer Mode) 셀이 에러로 확인되는 경우에 판독 클럭을 증가시켜 해당 ATM 셀의 첫번째 바이트에 대한 판독 동기를 일치시키도록 한 ATM 교환 시스템의 셀 판독 동기 제어 장치 및 방법에 관한 것이다.
종래에는 ATM 셀 에러가 확인되는 경우에 FIFO를 리셋시켜 초기화한 후에 ATM 셀 기록 및 판독을 수행함에 따라 해당 FIFO에 기저장되어 있던 모든 ATM 셀을 손실할 뿐만 아니라 해당 FIFO가 정상적으로 초기화될 때까지 ATM 셀을 처리하지 못함에 따라 수백개 내지 수천개의 ATM 셀을 대량으로 손실하는 단점이 있었다.
본 발명은 불량 데이터가 정상 ATM 셀에 삽입되는 경우에 본래의 판독 클럭에 한 개의 클럭을 추가한 54개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 이용하여 해당 FIFO에 저장된 ATM 셀의 판독 동기를 제어함으로써, 해당 ATM 셀의 첫번째 바이트에 대한 판독 동기를 일치시켜 에러로 인한 ATM 셀의 손실을 최소화시킬 수 있게 된다.
또한, 본 발명은 ATM 셀의 판독 동기를 제어하여 첫번째 바이트에 대한 판독 동기를 일치시킴으로써, 삽입된 불량 데이터의 바이트 갯수에 해당하는 ATM 셀만 에러 셀로 처리하고, 이후부터는 정상적인 ATM 셀로 처리할 수 있게 된다.

Description

에이티엠 교환 시스템의 셀 판독 동기 제어 장치 및 방법{Cell Read Synchronouse Control Apparatus And Method In The ATM Exchange System}
본 발명은 ATM(Asynchronous Transfer Mode) 교환 시스템의 셀 판독 동기 제어 장치 및 방법에 관한 것으로, 특히 속도 정합용 FIFO(First In First Out)로부터 입력되는 ATM 셀이 에러로 확인되는 경우에 판독 클럭을 증가시켜 해당 ATM 셀의 첫번째 바이트에 대한 판독 동기를 일치시키도록 한 ATM 교환 시스템의 셀 판독 동기 제어 장치 및 방법에 관한 것이다.
일반적으로, ATM 교환 시스템은 사용자와의 물리 링크를 정합하는 물리계층 인터페이스와 내부적으로 스위칭을 수행하는 ATM 스위치와의 인터페이스에서 서로 다르게 지원하는 전송속도를 상호 정합하기 위해 속도 정합용 FIFO를 사용한다.
즉, 해당 ATM 교환 시스템에서 ATM 스위치와 사용자간의 정합 구조는 첨부된 도면 도 1에 도시된 바와 같이, ATM 셀 처리부(11)와 FIFO(12) 및 물리계층 인터페이스부(13)를 구비하여 이루어진다.
해당 ATM 셀 처리부(11)는 155Mbps 이상의 전송속도를 지원하는 ATM 스위치와 정합하여 ATM 셀을 송수신하며, 해당 물리계층 인터페이스부(13)는 T1/E1/DS3 급(1.544/2.048/45Mbps)의 물리 링크를 정합하고, 해당 FIFO(12)는 ATM 셀 처리부(11)와 물리계층 인터페이스부(13)간의 서로 다른 전송속도를 정합하기 위해 ATM 셀을 일시 저장한다.
이와 같이 구성된 종래의 ATM 교환 시스템은 속도 정합용 FIFO(12)에서 ATM셀의 에러가 발생하는 경우 물리계층 인터페이스부(13)에서 해당 FIFO(12)를 리셋시켜 초기화한 후, 해당 FIFO(12)의 초기화가 완료된 후에 ATM 셀 처리부(11)에 의해 해당 FIFO(12)에 기록되는 ATM 셀을 판독하여 처리하게 되는데, 이를 첨부된 도면 도 2를 참조하여 상세히 설명하면 다음과 같다.
먼저, ATM 셀 처리부(11)는 155Mbps 이상의 속도로 ATM 셀을 처리하는 ATM 스위치와의 인터페이스를 지원하며, 물리 링크(E1/T1/DS3)를 통해 사용자에게 ATM 셀을 전송하기 위해 물리계층 인터페이스부(13) 전단에 위치한 FIFO(12)에 ATM 셀을 기록하게 되는데, 이는 해당 FIFO(12)에서 자신이 내부에 셀을 저장할 공간이 있다는 셀 요구 신호(C_REQ)를 ATM 셀 처리부(11)로 전달함으로써, 해당 ATM 셀 처리부(11)에서 ATM 셀을 FIFO(12)에 기록할 수 있게 된다.
이때, 해당 ATM 셀 처리부(11)는 기록 클럭(W_CLK)과 기록 인에이블 신호(W_EN)를 이용하여 ATM 셀의 첫번째 바이트를 표시하는 셀 시작 신호(SOC)와 함께 해당되는 ATM 셀을 8비트의 셀 버스(CB)를 통해 FIFO(12)에 기록하게 되며, 이때의 동작 타이밍도는 첨부된 도면 3과 같는데, 해당 FIFO(12)에 ATM 셀이 기록되는 속도는 해당 ATM 셀 처리부(11)가 ATM 스위치와 ATM 셀을 송수신하는 속도인 155Mbps의 전송속도와 동일하다.
이후, 해당 FIFO(12)는 ATM 셀 처리부(11)에 의해 ATM 셀이 저장됨에 따라 물리계층 인터페이스부(13)에서 해당 ATM 셀을 판독할 수 있도록 셀 유효 신호(C_VAL)를 전달하게 되고, 이에 따라, 해당 물리계층 인터페이스부(13)는 FIFO(12)에 저장된 ATM 셀을 판독하여 물리 링크를 통해 사용자에게 송신하게된다.
이때, 해당 물리계층 인터페이스부(13)는 판독 클럭(R_CLK)과 판독 인에이블 신호(R_EN)를 이용하여 ATM 셀의 첫번째 바이트를 표시하는 셀 시작 신호(SOC)와 함께 해당되는 ATM 셀을 8비트의 셀 버스(CB)를 통해 FIFO(12)로부터 판독하게 된다.
그런데, 해당 FIFO(12)에 저장된 ATM 셀을 판독했을 때, 에러가 발생한 것으로 확인되는 경우 즉, 클럭이 불량하거나 FIFO(12)의 동작이 불량하여 ATM 셀 에러가 발생하는 경우 해당 물리계층 인터페이스부(13)는 FIFO(11)로 리셋 신호(RESET)를 전달하여 기저장된 모든 ATM 셀을 삭제하여 초기화함과 동시에 ATM 셀 처리부(11)로 리셋 신호(RESET)를 전달하여 해당 FIFO(12)가 리셋되는 동안에는 더 이상 FIFO(12)에 ATM 셀을 기록하지 않도록 함으로써, 지속적으로 ATM 셀이 손실되는 것을 방지하게 된다.
예를 들어, 첨부된 도면 도 4의 판독 동작 타이밍도에서 처럼 클럭 불량으로 글리치(glitch)가 발생하여 53바이트의 ATM 셀에 1바이트의 에러 데이터(XX)가 삽입되었다고 가정하면, 삽입된 에러 데이터(XX)로 인해 해당 FIFO(12)에 하나의 셀이 54바이트로 저장되고, 이로 인해 해당 물리계층 인터페이스부(13)에서 FIFO(12)에 저장된 ATM 셀을 판독하는 경우 셀 시작 신호(SOC)와 정상 ATM 셀이 한 클럭 지연되어 정상적으로 ATM 셀을 판독하지 못하게 된다.
즉, 해당 물리계층 인터페이스부(13)에서는 삽입된 에러 데이터(XX)를 포함한 52개의 ATM 셀 데이터(D1~D52)를 하나의 셀로 인식하여 판독하게 되고, 이후에도 나머지 하나의 ATM 셀 데이터(D53)를 다음 ATM 셀의 첫번째 바이트로 인식하여 판독하게 되므로, 판독한 셀들을 에러로 인식하게 되어 지속적으로 ATM 셀을 손실하게 된다.
이를 방지하기 위해 종래에는 해당 물리계층 인터페이스부(13)에서 ATM 셀 에러가 확인되는 경우 리셋 신호(RESET)를 FIFO(12)로 전달해서 기저장된 모든 ATM 셀을 삭제하여 초기화하고, 해당 FIFO(12)가 정상적으로 초기화된 후에 ATM 셀 기록 및 판독을 수행하게 되는데, 이러한 경우 해당 FIFO(12)에 기저장되어 있던 모든 ATM 셀을 손실할 뿐만 아니라 해당 FIFO(12)가 정상적으로 초기화될 때까지 ATM 셀을 처리하지 못함에 따라 수백개 내지 수천개의 ATM 셀을 대량으로 손실하게 되는 단점이 있었다.
본 발명은 전술한 바와 같은 문제점을 해결하기 위한 것으로 그 목적은, 불량 데이터가 정상 ATM 셀에 삽입되는 경우에 본래의 판독 클럭에 한 개의 클럭을 추가한 54개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 이용하여 해당 FIFO에 저장된 ATM 셀의 판독 동기를 제어함으로써, 해당 ATM 셀의 첫번째 바이트에 대한 판독 동기를 일치시켜 에러로 인한 ATM 셀의 손실을 최소화시키는데 있다.
본 발명의 다른 목적은, ATM 셀의 판독 동기를 제어하여 첫번째 바이트에 대한 판독 동기를 일치시킴으로써, 삽입된 불량 데이터의 바이트 갯수에 해당하는 ATM 셀만 에러 셀로 처리하고, 이후부터는 정상적인 ATM 셀로 처리할 수 있도록 하는데 있다.
도 1은 일반적인 ATM 교환 시스템에서 ATM 스위치와 사용자간의 정합 구조를 도시한 도면.
도 2는 도 1에 있어, FIFO 정합에 따른 신호 흐름을 도시한 도면.
도 3은 도 2에 있어, ATM 셀 처리부의 셀 기록 동작 타이밍도.
도 4는 도 2에 있어, 에러 데이터 삽입시의 물리계층 인터페이스부의 셀 판독 동작 타이밍도.
도 5는 본 발명에 따른 ATM 교환 시스템의 셀 판독 동기 제어 장치를 도시한 도면.
도 6은 본 발명에 따른 ATM 교환 시스템의 셀 판독 동기 제어 동작 순서도.
도 7은 도 5에 있어, 에러 데이터 삽입시의 셀 판독 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
51 : ATM 셀 처리부 52 : FIFO
53 : 물리계층 인터페이스부 54 : FIFO 판독 동기 제어부
상술한 바와 같은 목적을 해결하기 위한 본 발명의 특징은, ATM 스위치와 정합하여 ATM 셀을 송수신하는 ATM 셀 처리부와; 서로 다른 전송속도를 정합하기 위해 ATM 셀을 일시 저장하되, 상기 ATM 셀 처리부에 의해 ATM 셀이 저장되는 경우 해당되는 셀 유효 신호를 전달하는 FIFO와; 상기 FIFO로부터 ATM 셀을 입력받아 물리 링크를 통해 송신하되, 상기 ATM 셀의 첫번째 바이트에 대한 판독 동기 에러가 확인되는 경우 해당되는 셀 판독 동기 에러를 보고하는 물리계층 인터페이스부와; 상기 FIFO에 저장된 ATM 셀의 판독 동기를 제어하여 상기 ATM 셀의 첫번째 바이트를 표시하는 셀 시작 신호와 함께 해당되는 ATM 셀을 셀 버스를 통해 상기 물리계층 인터페이스부로 입력되도록 제어하는 FIFO 판독 동기 제어부를 포함하는 에이티엠 교환 시스템의 셀 판독 동기 제어 장치를 제공하는데 있다.
여기서, 상기 FIFO 판독 동기 제어부는 상기 물리계층 인터페이스부로부터 셀 판독 동기 에러가 보고되는 경우 FIFO에 저장된 ATM 셀에 대한 첫번째 바이트의 판독 동기를 일치시키기 위해 하나의 ATM 셀을 판독하기 위한 53개의 판독 클럭에 한 개의 판독 클럭을 추가시켜 54개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 상기 FIFO에 전달하는 것을 특징으로 하되, 상기 물리계층 인터페이스부는 FIFO로부터 입력되는 ATM 셀의 첫번째 바이트를 입력받았을 때 셀 시작 신호가 '로우'레벨인지를 확인하여 셀 판독 동기 에러를 검출하는 것을 특징으로 한다.
본 발명의 다른 특징은, 속도 정합용 FIFO로부터 입력되는 ATM 셀의 첫번째 바이트에 대한 판독 동기 에러 유무를 확인하는 과정과; 판독 동기 에러가 확인되는 경우 정상적인 판독 클럭에 한 개의 클럭을 추가한 54개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 상기 FIFO로 전달하여 상기 ATM 셀의 첫번째 바이트에 대한 판독 동기를 일치시키는 과정을 포함하는 에이티엠 교환 시스템의 셀 판독 동기 제어 방법을 제공하는데 있다.
그리고, 상기 FIFO로부터 입력되는 ATM 셀의 첫번째 바이트에 대한 판독 동기 에러 유무를 확인하는 과정은, 상기 FIFO로부터 입력되는 ATM 셀의 첫번째 바이트를 입력받았을 때 동시에 입력받은 셀 시작 신호가 '로우'레벨인지를 체크하여 확인하는 것을 특징으로 한다.
나아가, 상기 ATM 셀의 첫번째 바이트에 대한 판독 동기를 일치시키는 과정은, 판독 동기 에러가 확인되는 경우 셀 판독 동기 에러 신호를 인에이블시키는 단계와; 상기 셀 판독 동기 에러 신호가 디스에이블 상태로 전환될 때까지 54개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 상기 FIFO로 전달하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 실시예를 첨부한 도면을 참조하여 상세하게 설명하면 다음과 같다.
본 발명에 따른 ATM 교환 시스템에서는 물리계층 인터페이스부에서 ATM 셀 에러가 확인되는 경우에 속도 정합용 FIFO를 리셋시킴에 따라 발생하는 대량의 ATM셀 손실을 방지하기 위해 해당 FIFO를 리셋시키지 않고, 해당 FIFO에 저장된 ATM 셀에 대한 판독 동기를 제어하여 첫번째 바이트의 판독 동기를 일치시키게 되는데, 이를 위한 해당 ATM 교환 시스템의 셀 판독 동기 제어 장치는 첨부한 도면 도 5에 도시한 바와 같이, ATM 셀 처리부(51)와 FIFO(52) 및 물리계층 인터페이스부(53) 외에 FIFO 판독 동기 제어부(54)를 구비하여 이루어진다.
해당 ATM 셀 처리부(51)는 155Mbps 이상의 전송속도를 지원하는 AMT 스위치와 정합하여 ATM 셀을 송수신하며, 해당 FIFO(52)는 ATM 셀 처리부(51)와 물리계층 인터페이스부(53)간의 서로 다른 전송속도를 정합하기 위해 ATM 셀을 일시 저장하되, 해당 ATM 셀 처리부(51)에 의해 ATM 셀이 저장되는 경우 해당되는 셀 유효 신호(C_VAL)를 물리계층 인터페이스부(53) 및 FIFO 판독 동기 제어부(54)로 전달한다.
해당 물리계층 인터페이스부(53)는 T1/E1/DS3 급의 물리 링크를 정합하여 FIFO 판독 동기 제어부(54)에 의해 판독되는 ATM 셀을 FIFO(52)로부터 입력받아 물리 링크를 통해 송신하되, 입력받은 ATM 셀의 첫번째 바이트에 대한 판독 동기 에러가 확인되는 경우 해당되는 셀 판독 동기 에러(SYN_ERR)를 FIFO 판독 동기 제어부(54)로 보고한다.
해당 FIFO 판독 동기 제어부(54)는 FIFO(52)에 저장된 ATM 셀의 판독 동기를 제어하여 해당 ATM 셀의 첫번째 바이트를 표시하는 셀 시작 신호(SOC)와 함께 해당되는 ATM 셀을 8비트의 셀 버스(CB)를 통해 물리계층 인터페이스부(53)로 입력되도록 제어하되, 해당 물리계층 인터페이스부(53)로부터 셀 판독 동기 에러(SYN_ERR)가 보고되는 경우 FIFO(52)에 저장된 ATM 셀에 대한 첫번째 바이트의 판독 동기를 일치시키기 위해 하나의 ATM 셀을 판독하기 위한 53개의 판독 클럭(R_CLK)에 한 개의 판독 클럭을 추가시켜 54개의 판독 클럭(R_CLK)과 그에 해당하는 판독 인에이블 신호(R_EN)를 FIFO(52)에 전달한다.
이때, 54개의 판독 클럭(R_CLK)과 그에 해당하는 판독 인에이블 신호(R_EN)를 FIFO(52)에 전달하는 셀 판독 동기 제어 동작은 해당 물리계층 인터페이스부(53)로부터 보고되던 셀 판독 동기 에러(SYN_ERR)가 제거될 때까지 수행한다.
이와 같이 구성된 본 발명에 따른 ATM 교환 시스템의 동작을 첨부한 도면 도 6을 참조하여 상세히 설명하면 다음과 같다.
먼저, ATM 셀 처리부(51)는 155Mbps 이상의 속도로 ATM 셀을 처리하는 ATM 스위치와의 인터페이스를 지원하며, 물리 링크를 통해 사용자에게 ATM 셀을 전송하기 위해 물리계층 인터페이스부(53) 전단에 위치한 속도 정합용 FIFO(52)에 ATM 셀을 기록하게 되는데, 이는 해당 FIFO(52)에서 자신이 내부에 셀을 저장할 공간이 있다는 셀 요구 신호(C_REQ)를 ATM 셀 처리부(51)로 전달함으로써, 해당 ATM 셀 처리부(51)에서 ATM 셀을 FIFO(52)에 기록할 수 있게 된다.
이때, 해당 ATM 셀 처리부(51)는 기록 클럭(W_CLK)과 기록 인에이블 신호(W_EN)를 이용하여 ATM 셀의 첫번째 바이트를 표시하는 셀 시작 신호(SOC)와 함께 해당되는 AMT 셀을 8비트의 셀 버스(CB)를 통해 FIFO(52)에 기록하게 되며, 이때의 동작 타이밍도는 첨부된 도면 도 3과 동일하다.
이후, 해당 FIFO(52)는 ATM 셀 처리부(51)에 의해 ATM 셀이 저장됨에 따라 FIFO 판독 동기 제어부(54)에서 해당 ATM 셀의 판독 동기를 제어하여 물리계층 인터페이스부(53)로 입력할 수 있도록 셀 유효 신호(C_VAL)를 해당 FIFO 판독 동기 제어부(54) 및 물리계층 인터페이스부(53)로 전달하게 되고, 이에 따라, 해당 FIFO 판독 동기 제어부(54)는 FIFO(52)에 저장된 ATM 셀에 대한 판독 동기를 제어하여 물리계층 인터페이스부(53)로 입력시키게 된다.
이때, 해당 물리계층 인터페이스부(53)는 FIFO 판독 동기 제어부(54)에서 하나의 ATM 셀을 판독하기 위해 53개의 판독 클럭(R_CLK)과 그에 해당하는 판독 인에이블 신호(R_EN)를 FIFO(52)로 전달함에 따라 해당 FIFO(52)로부터 출력되는 ATM 셀의 첫번째 바이트를 표시하는 셀 시작 신호(SOC)와 함께 해당되는 ATM 셀을 8비트의 셀 버스(CB)를 통해 입력받게 된다(스텝 S61).
그리고, 해당 물리계층 인터페이스부(53)에서 FIFO(52)로부터 입력받은 ATM 셀의 판독 동기에 대한 에러가 발생하는지를 확인하여(스텝 S62), 판독 동기 에러가 발생하지 않은 것으로 확인되는 경우에는 스텝 S61로 귀환하여 반복 동작을 수행하게 된다.
이때, 해당 FIFO(52)로부터 입력받은 ATM 셀의 판독 동기에 대한 에러가 발생하는지를 확인하는 동작은 해당 ATM 셀의 첫번째 바이트를 입력받았을 때 셀 시작 신호(SOC)가 '로우' 레벨인지를 체크하여 입력 셀에 대한 판독 동기 에러가 발생했는지를 확인하게 된다.
하지만, 스텝 S62에서 판독 동기 에러가 발생한 것으로 확인되는 경우 즉,클럭이 불량하거나 FIFO(52)의 동작이 불량하여 ATM 셀의 첫번째 바이트에 대한 판독 동기가 일치하지 않는 경우에는 셀 판독 동기 에러 신호(SYN_ERR)를 인에이블시켜 FIFO 판독 동기 제어부(54)로 전달함으로써(스텝 S63), 해당 FIFO 판독 동기 제어부(54)는 FIFO(52)에 53개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 전달하던 것을 54개의 판독 클럭(R_CLK)과 그에 해당하는 판독 인에이블 신호(R_EN)로 전달하게 된다(스텝 S64).
이로써, 해당 FIFO(52)에서는 54개의 바이트가 하나의 셀로 판독되어 물리계층 인터페이스부(53)로 입력되고, 해당 물리계층 인터페이스부(53)에서는 FIFO(52)로부터 입력받은 ATM 셀의 판독 동기에 대한 에러가 발생하는지를 다시 확인하여(스텝 S65), 판독 동기 에러가 발생한 것으로 확인되는 경우에는 스텝 S64로 귀환하여 반복 동작을 수행하게 된다.
이때, 54개의 판독 클럭(R_CLK)과 그에 해당하는 판독 인에이블 신호(R_EN)를 FIFO(52)에 전달하는 셀 판독 동기 제어 동작은 해당 물리계층 인터페이스부(53)로부터 전달되는 셀 판독 동기 에러 신호(SYN_ERR)가 디스에이블 상태로 전환될 때까지 즉, 자신에게 보고되던 셀 판독 동기 에러가 제거될 때까지 계속적으로 반복 수행함으로써, 해당 FIFO 판독 동기 제어부(54)는 현재 FIFO(52)로 전달하고 있는 54개의 판독 클럭(R_CLK)과 그에 해당하는 판독 인에이블 신호(R_EN)를 계속 유지하게 된다.
한편, 스텝 S65에서 판독 동기 에러가 발생하지 않은 것으로 확인되는 경우 즉, 해당 FIFO(52)로부터 ATM 셀의 첫번째 바이트를 입력받았을 때 셀 시작신호(SOC)가 '로우'레벨로 확인되는 경우에는 FIFO 판독 동기 제어부(54)에 연결된 셀 판독 동기 에러 신호(SYN_ERR)를 디스에이블 상태로 전환시켜 전달한 후(스텝 S66), 스텝 S61로 귀환하여 반복 동작을 수행함으로써, 해당 FIFO 판독 동기 제어부(54)는 현재 FIFO(52)로 전달하던 54개의 판독 클럭을 본래의 판독 클럭인 53개의 판독 클럭(R_CLK)과 그에 해당하는 판독 인에이블 신호(R_EN)로 전환시켜 해당 FIFO(52)로 전달하게 되고, 해당 물리계층 인터페이스부(53)는 이후부터 정상적으로 ATM 셀을 입력받을 수 있게 된다.
예를 들어, 첨부한 도면 도 7의 판독 동작 타이밍도에서 처럼 클럭 불량으로 글리치가 발생하여 53바이트의 ATM 셀에 1바이트의 에러 데이터(XX)가 삽입되었다가 가정하면, 삽입된 에러 데이터(XX)로 인해 해당 FIFO(52)에 하나의 셀이 54 바이트로 저장되고, 이로 인해 FIFO 판독 동기 제어부(54)에 의해 판독되어 물리계층 인터페이스부(53)로 입력되는 셀 시작 신호(SOC)와 정상 ATM 셀이 한 클럭 지연된다.
즉, 해당 물리계층 인터페이스부(53)에서 ATM 셀의 첫번째 바이트를 입력받았을 때 셀 시작 신호(SOC)와 동기가 불일치하게 된다.
이에, 해당 물리계층 인터페이스부(53)에서 셀 판독 동기 에러 신호(SYN_ERR)를 인에이블시켜 FIFO 판독 동기 제어부(54)로 전달하게 되고, 해당 FIFO 판독 동기 제어부(54)는 본래의 판독 클럭에 한 개의 판독 클럭을 추가시켜 54개의 판독 클럭(R_CLK)과 그에 해당하는 판독 인에이블 신호(R_EN)를 FIFO(52)에 전달하여 해당 FIFO(52)에 저장된 54 바이트를 하나의 셀로 판독해서 물리계층 인터페이스부(53)로 입력되도록 셀 판독 동기를 제어하게 된다.
이로써, 해당 물리계층 인터페이스부(53)에서는 삽입된 에러 데이터(XX)를 포함한 53개의 ATM 셀 데이터(D1~D53)를 하나의 셀로 입력받게 되므로, 이를 에러 셀로 처리하게 되지만, 이후부터 입력받는 ATM 셀은 셀 시작 신호(SOC)와 동기가 일치하므로, 해당 FIFO 판독 동기 제어부(54)로 셀 판독 동기 에러 신호(SYN_ERR)를 디스에이블시켜 전달함으로써, 해당 FIFO 판독 동기 제어부(54)에서 본래의 판독 클럭인 53개의 판독 클럭(R_CLK)과 그에 해당하는 판독 인에이블 신호(R_EN)를 FIFO(52)에 전달하게 되고, 해당 물리계층 인터페이스부(53)는 정상적으로 ATM 셀을 입력받을 수 있게 된다.
만약, 불량 데이터(XX)가 1바이트 이상 삽입되는 경우에는 상술한 셀 판독 동기 제어 동작을 반복 수행함으로써, 삽입된 불량 데이터(XX)의 바이트 갯수에 해당하는 ATM 셀만 에러 셀로 처리되고, 이후부터는 정상적인 ATM 셀로 처리됨으로써, 해당 ATM 셀 에러로 인한 ATM 셀의 손실을 최소화할 수 있게 된다.
또한, 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자에게 자명한 범위내에서 여러 가지의 대안, 수정 및 변경하여 실시할 수 있다.
이상과 같이, 본 발명은 불량 데이터가 정상 ATM 셀에 삽입되는 경우에 본래의 판독 클럭에 한 개의 클럭을 추가한 54개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 이용하여 해당 FIFO에 저장된 ATM 셀의 판독 동기를 제어함으로써, 해당 ATM 셀의 첫번째 바이트에 대한 판독 동기를 일치시켜 에러로 인한 ATM 셀의 손실을 최소화시킬 수 있게 된다.
또한, 본 발명은 ATM 셀의 판독 동기를 제어하여 첫번째 바이트에 대한 판독 동기를 일치시킴으로써, 삽입된 불량 데이터의 바이트 갯수에 해당하는 ATM 셀만 에러 셀로 처리하고, 이후부터는 정상적인 ATM 셀로 처리할 수 있게 된다.

Claims (6)

  1. ATM 스위치와 정합하여 ATM 셀을 송수신하는 ATM 셀 처리부와; 서로 다른 전송속도를 정합하기 위해 ATM 셀을 일시 저장하되, 상기 ATM 셀 처리부에 의해 ATM 셀이 저장되는 경우 해당되는 셀 유효 신호를 전달하는 FIFO와; 상기 FIFO로부터 ATM 셀을 입력받아 물리 링크를 통해 송신하되, 상기 ATM 셀의 첫번째 바이트에 대한 판독 동기 에러가 확인되는 경우 해당되는 셀 판독 동기 에러를 보고하는 물리계층 인터페이스부와; 상기 FIFO에 저장된 ATM 셀의 판독 동기를 제어하여 상기 ATM 셀의 첫번째 바이트를 표시하는 셀 시작 신호와 함께 해당되는 ATM 셀을 셀 버스를 통해 상기 물리계층 인터페이스부로 입력되도록 제어하는 FIFO 판독 동기 제어부를 포함하는 것을 특징으로 하는 에이티엠 교환 시스템의 셀 판독 동기 제어 장치.
  2. 제 1항에 있어서,
    상기 FIFO 판독 동기 제어부는, 상기 물리계층 인터페이스부로부터 셀 판독 동기 에러가 보고되는 경우 FIFO에 저장된 ATM 셀에 대한 첫번째 바이트의 판독 동기를 일치시키기 위해 하나의 ATM 셀을 판독하기 위한 53개의 판독 클럭에 한 개의 판독 클럭을 추가시켜 54개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 상기 FIFO에 전달하는 것을 특징으로 하는 에이티엠 교환 시스템의 셀 판독 동기 제어 장치.
  3. 제 1항 또는 2항에 있어서,
    상기 물리계층 인터페이스부는, FIFO로부터 입력되는 ATM 셀의 첫번째 바이트를 입력받았을 때 셀 시작 신호가 '로우'레벨인지를 확인하여 셀 판독 동기 에러를 검출하는 것을 특징으로 하는 에이티엠 교환 시스템의 셀 판독 동기 제어 장치.
  4. 속도 정합용 FIFO로부터 입력되는 ATM 셀의 첫번째 바이트에 대한 판독 동기 에러 유무를 확인하는 과정과; 판독 동기 에러가 확인되는 경우 정상적인 판독 클럭에 한 개의 클럭을 추가한 54개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 상기 FIFO로 전달하여 상기 ATM 셀의 첫번째 바이트에 대한 판독 동기를 일치시키는 과정을 포함하는 것을 특징으로 하는 에이티엠 교환 시스템의 셀 판독 동기 제어 방법.
  5. 제 4항에 있어서,
    상기 FIFO로부터 입력되는 ATM 셀의 첫번째 바이트에 대한 판독 동기 에러 유무를 확인하는 과정은, 상기 FIFO로부터 입력되는 ATM 셀의 첫번째 바이트를 입력받았을 때 동시에 입력받은 셀 시작 신호가 '로우'레벨인지를 체크하여 확인하는 것을 특징으로 하는 에이티엠 교환 시스템의 셀 판독 동기 제어 방법.
  6. 제 4항에 있어서,
    상기 ATM 셀의 첫번째 바이트에 대한 판독 동기를 일치시키는 과정은, 판독 동기 에러가 확인되는 경우 셀 판독 동기 에러 신호를 인에이블시키는 단계와; 상기 셀 판독 동기 에러 신호가 디스에이블 상태로 전환될 때까지 54개의 판독 클럭과 그에 해당하는 판독 인에이블 신호를 상기 FIFO로 전달하는 단계를 더 포함하는 것을 특징으로 하는 에이티엠 교환 시스템의 셀 판독 동기 제어 방법.
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