JPH0560623B2 - - Google Patents

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JPH0560623B2
JPH0560623B2 JP62004664A JP466487A JPH0560623B2 JP H0560623 B2 JPH0560623 B2 JP H0560623B2 JP 62004664 A JP62004664 A JP 62004664A JP 466487 A JP466487 A JP 466487A JP H0560623 B2 JPH0560623 B2 JP H0560623B2
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Description

【発明の詳細な説明】 〔概要〕 直接メモリアクセス（以後DMAと略す）時に
高速なデータ転送速度を必要とする装置と、任意
のデータ転送速度を選択することが可能な装置
と、これらの装置を接続して動作するDMA制御
装置から成るシステムにおいて、DMA制御装置
のデータ転送能力がこれらの装置のデータ転送能
力の総和より小さい時、任意のデータ転送速度を
選択可能な装置がDMA制御装置のデータ転送能
力を越えないように自動的にデータ転送速度を可
変するようにした。
〔産業上の利用分野〕
本発明はDMA時に高速なデータ転送速度が必
要な装置と、任意のデータ転送速度を選択するこ
とが可能な装置と、これらを接続して動作する
DMA制御装置から構成されるシステムに係り、
特に任意のデータ転送速度を選択可能な装置が
DMA制御装置のデータ転送能力を越えないよう
に自動的にデータ転送速度を可変する直接メモリ
アクセスシステムに関する。
計算機システムでは中央処理装置の負荷を軽減
するため、DMA制御装置を使用して例えばメモ
リとデイスク装置及びメモリとメモリの間のデー
タ転送を行わせている。このような場合、DMA
制御装置は複数のデイスク制御装置とメモリ間転
送制御装置とを接続して動作するが、複数のデイ
スク制御装置とメモリ間転送制御装置とのデータ
転送能力の総和が、DMA制御装置のデータ転送
能力を越えることがある。
この場合、DMA制御装置のデータ転送能力を
上げることが出来れば良いが、このためには多大
なハードウエアの増加が必要である。そこで、メ
モリとメモリの間のデータ転送速度は、DMA制
御装置の処理能力に余裕があれば速くし、余裕が
無ければ遅くても良いため、DMA制御装置の動
作状態に応じて、メモリ間転送制御装置のデータ
転送速度を自動的に切替えられるようにすること
が望ましい。
〔従来の技術〕
第４図は従来の技術を説明するブロツク図であ
る。
DMA制御装置１はデイスク制御装置２と３及
びメモリ間転送制御装置４とを接続して動作す
る。デイスク制御装置２には単数又は複数のデイ
スク装置５が接続され、デイスク制御装置３には
単数又は複数のデイスク装置６が接続され、メモ
リ間転送制御装置４にはメモリ７が接続される。
デイスク制御装置２と３及びメモリ間転送制御
装置４は、データ転送制御を要求する信号、即ち
DMA要求をDMA制御装置１の優先順位決定回
路１１に送出し、DMA応答信号を得るとデイス
ク制御装置２はサブチヤネル８と結合してデータ
転送を行い、デイスク制御装置３はサブチヤネル
９と結合してデータ転送を行い、メモリ間転送制
御装置４はサブチヤネル１０と結合してデータ転
送を行う。
この時例えばDMA制御装置１のデータ転送能
力が６メガバイトで、デイスク制御装置２と３の
データ転送能力が2.5メガバイトで、メモリ間転
送制御装置４のデータ転送能力が最大2.5メガバ
イトであるとすると、デイスク制御装置２，３と
メモリ間転送制御装置４との合計データ転送能力
は7.5メガバイトとなつて、DMA制御装置１のデ
ータ転送能力を越えてしまう。
従つてこのような場合、メモリ間転送制御装置
４のデータ転送能力を１メガバイトにハードウエ
ア上で固定するか、又はソフトウエアでデータ転
送能力を１メガバイトとして、DMA制御装置１
のデータ転送能力内に抑えている。
〔発明が解決しようとする問題点〕
上記の如く、従来はDMA制御装置１におい
て、各サブチヤネル８〜１０の状態が分からない
ため、データ転送要求が最も大きくなつた時、
DMA制御装置１の能力を越えないように、メモ
リ間転送制御装置４のデータ転送能力を常に１メ
ガバイトとしている。
従つて、デイスク制御装置２又は３がDMA要
求を行わず、DMA制御装置１の能力に余裕があ
り、メモリ間転送制御装置４のデータ転送能力を
上げることが可能であつても、その余裕分、即
ち、1.5メガバイトのデータ転送能力は無駄とな
つているという問題がある。
〔問題点を解決するための手段〕
第１図は本発明の原理ブロツク図である。
DMA制御装置１２はデータ転送能力が６メガ
バイトで、デイスク制御装置２，３のデータ転送
能力は2.5メガバイトで、メモリ間転送制御装置
１３のデータ転送能力は最大４メガバイトである
ものとする。
デイスク制御装置２，３とメモリ間転送制御装
置１３が、DMA制御装置１２の優先順位決定回
路１４にDMA要求を送出したとする。優先順位
決定回路１４はこの要求に対し、優先度の高いも
の（この場合デイスク制御装置２，３の優先度が
メモリ間転送制御装置１３より高い）から受付け
て、DMAスタート信号をメモリ間転送制御装
置１３の状態判定回路１６を送出すると共に、
DMA応答信号をデータ転送の間デイスク制御装
置２，３に返送する。
又、優先順位決定回路１４は、DMAスタート
信号の送出した時において、優先順位の高いサ
ブチヤネル８と９のデータ転送実行中を示すサブ
チヤネル状態信号等を、状態判定回路１６に送
出する。状態判定回路１６は、該DMAスタート
信号を受けると、上記優先順位の高いサブチヤ
ネル８と９のデータ転送実行中を示すサブチヤネ
ル状態信号等により、デイスク制御装置２と３
がデータ転送を開始したことを知り、要求発生回
路１５に転送速度を下げるように通知する。
要求発生回路１５は優先順位決定回路１４に送
出するDMA要求の送出間隔を長くして、データ
転送速度が１メガバイトになるようにする。
優先順位決定回路１４は、上記優先順位の高い
サブチヤネル８又は９のデータ転送が終了したこ
とを検知すると、該サブチヤネル状態信号と、
転送終了信号を、該状態判定回路１６に送出す
ることで、データ転送の終了したサブチヤネル
８、又は９を通知する。従つて、状態判定回路１
６はどのサブチヤネルがデータ転送を終了したか
知ることが出来る。
ここで、状態判定回路１６は要求発生回路１５
に転送速度を上げるように通知し、要求発生回路
１５は優先順位決定回路１４に送出するDMA要
求の送出間隔を短くして、データ転送速度が3.5
メガバイトになるようにする。
又、状態判定回路１６はサブチヤネル８及び９
がデータ転送していない時は、要求発生回路１５
に転送速度を下げるように通知しないため、メモ
リ間転送制御装置１３は４メガバイトの転送速度
を維持する。若し、サブチヤネル８又は９がデー
タ転送を開始するため、優先順位決定回路１４が
DMAスターオ信号とサブチヤネル状態信号
を送出して来ると、状態判定回路１６は要求発生
回路１５にDMA要求送出間隔を長くさせ、デー
タ転送速度が3.5メガバイトとなるようにし、サ
ブチヤネル８及び９がデータ転送を行う場合は、
データ転送速度が１メガバイトとなるようにす
る。
〔作用〕
上記構成とすることにより、状態判定回路１６
は、優先順位判定回路１４が送出するサブチヤネ
ル状態信号、転送終了信号から、優先順位の
高いサブチヤネル８又は９のデータ転送の状態を
知り、要求発生回路１５にDMA要求の送出間隔
を切替えさせるため、メモリ間転送制御装置１３
はデータ転送速度を自動的にDMA制御装置１２
のデータ転送能力に合わせることが可能で、効率
の良いデータ転送を行うことが出来る。
〔実施例〕
第２図は本発明の一実施例を示す回路のブロツ
ク図である。
第２図は第１図の状態判定回路１６と要求発生
回路１５の詳細ブロツク図である。第１図に示す
優先順位決定回路１４から送出されるDMAスタ
ート信号とサブチヤネル状態信号と転送終了
信号はデコーダ１７に入りデコードされる。こ
こで、デコーダ１７は出力〜に例えば第３図
に示す如き信号を送出する。即ち、デコーダ１７
はDMAスタート信号と、サブチヤネル状態信
号を受信し、サブチヤネル状態信号が、例え
ば、サブチヤネル８であることを示していると、
出力に“１”を、出力に“０”を、出力に
“１”を送出し、サブチヤネル状態信号が、例
えば、サブチヤネル９であることを示している
と、出力に“０”を、出力に“１”を、出力
に“１”を送出する。
又、例えば、サブチヤネル８の動作継続中に、
DMAスタート信号と、サブチヤネル状態信号
を受信し、このサブチヤネル状態信号がサブ
チヤネル９であることを示していると、出力に
“１”を、出力に“１”を、出力に“１”を
送出する。
デコーダ１７が例えば、出力に“１”を、出
力に“１”を、出力に“１”を送出している
時、転送終了信号とサブチヤネル状態信号を
受信し、例えば、サブチヤネル状態信号がサブ
チヤネル８であることを示していると、出力に
“０”を出力に“１”を、出力に“１”を送
出する。
そして、更に、転送終了信号とサブチヤネル
状態信号を受信し、例えば、サブチヤネル状態
信号がサブチヤネル９であることを示している
と、出力に“０”を、出力に“０”を、出力
に“１”を送出する。
又、デコーダ１７はメモリ間転送制御装置１３
がメモリ間のデータ転送を行わない時、図示省略
したデータ転送制御回路からの指示により、出力
に“０”を送出する。 従つて、判定回路１８
は例えばデコーダ１７の出力とが“０”で、
デコーダ１７の出力が“１”の場合、データ転
送速度は高速で良いと判定し、カウンタ１９に高
速レート信号を送出する。カウンタ１９は高速レ
ート信号に対応する計数値を計数すると要求信号
送出回路２０にDMA要求を送出させる。
デコーダ１７の出力が“１”でが“０”で
が“１”の時と、が“０”でが“１”で
が“１”の時、判定回路１８はデータ転送速度を
中速とする必要があると判定し、カウンタ１９に
中速レート信号を送出する。
カウンタ１９は中速レート信号に対応する計数
値を計数すると要求信号送出回路２０にDMA要
求を送出させる。
デコーダ１７の出力ととが“１”の時、
判定回路１８はデータ転送速度と低速とする必要
があると判定し、カウンタ１９に低速レート信号
を送出する。
カウンタ１９は低速レート信号に対応する計数
値を計数すると要求信号送出回路２０にDMA要
求を送出させる。
尚デコーダ１７の出力が“０”の時は、メモ
リ間転送制御装置１３のデータ転送が行われない
ため、との値に関係無く判定回路１８はカウ
ンタ１９に信号を送出しない。
〔発明の効果〕
以上説明した如く、本発明はDMA制御装置の
データ転送能力の余裕度に応じて、メモリ間転送
制御装置がデータ転送能力を自動的に選択するた
め、効率の良いデータ転送を行うことが出来る。
【図面の簡単な説明】
第１図は本発明の原理ブロツク図、第２図は本
発明の一実施例を示す回路のブロツク図、第３図
は第２図の動作を説明する図、第４図は従来の技
術を説明するブロツク図である。 図において、１，１２はDMA制御装置、２，
３はデイスク制御装置、４，１３はメモリ間転送
制御装置、５，６はデイスク装置、７はメモリ、
８，９，１０はサブチヤネル、１１，１４は優先
順位決定回路、１５は要求発生回路、１６は状態
判定回路、１７はデコーダ、１８は判定回路、１
９はカウンタ、２０は要求信号送出回路である。

Claims (1)

  1. 【特許請求の範囲】 １ 直接メモリアクセス時に所定のデータ転送速
    度を必要とする単数又は複数の第１の装置２，３
    と、任意のデータ転送速度を選択する第２の装置
    １３と、該第１と第２の装置２，３，１３を対応
    するサブチヤネル８，９，１０に夫々接続して動
    作する直接メモリアクセス制御装置１２から成る
    システムであつて、 該直接メモリアクセス制御装置１２には、前記
    第１の装置２，３を接続するサブチヤネル８，９
    の動作開始を通知する動作開始信号と、該第１
    の装置２，３を接続するサブチヤネル８，９の動
    作状態を該サブチヤネル８，９毎に区別して通知
    する動作状態信号と、該第１の装置２，３を接
    続するサブチヤネル８，９の動作終了を通知する
    転送終了信号と、該第２の装置１３からのデー
    タ転送要求信号に対しデータ転送を許可する信号
    とを送出する優先順位決定回路１４を設け、 前記第２の装置１３には、該優先順位決定回路
    １４が送出する前記動作開始信号と、前記動作
    状態信号及び前記転送終了信号とに基づき、
    前記第１の装置２，３を接続するサブチヤネル
    ８，９の動作状態を判定する状態判定回路１６
    と、該状態判定回路１６の判定結果に基づき、前
    記優先順位決定回路１４に対して送出するデータ
    転送要求信号の送出間隔を選択的に変更する要求
    発生回路１５とを設け、 前記第１の装置２，３が同時に動作する場合
    と、該第１の装置２，３の何れか一方が動作する
    場合と、該第１の装置２，３が共に不動作の場合
    との順において、前記データ転送要求信号の送出
    間隔を順次速くすることを特徴とする直接メモリ
    アクセスシステム。
JP62004664A 1987-01-12 1987-01-12 直接メモリアクセスシステム Granted JPS63172359A (ja)

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JP62004664A JPS63172359A (ja) 1987-01-12 1987-01-12 直接メモリアクセスシステム
CA000555753A CA1306071C (en) 1987-01-12 1988-01-04 Direct memory access controlled system
DE3851445T DE3851445T2 (de) 1987-01-12 1988-01-08 Durch Direktspeicherzugriff gesteuertes System.
ES88300135T ES2058242T3 (es) 1987-01-12 1988-01-08 Sistema controlado de acceso directo a la memoria.
EP88300135A EP0275157B1 (en) 1987-01-12 1988-01-08 Direct memory access controlled system
US07/142,949 US5016165A (en) 1987-01-12 1988-01-12 Direct memory access controlled system
KR1019880000161A KR920005834B1 (ko) 1987-01-12 1988-01-12 직접 메모리 억세스 제어시스템

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KR (1) KR920005834B1 (ja)
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ES (1) ES2058242T3 (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5276845A (en) * 1988-08-25 1994-01-04 Yamaha Corporation Apparatus with multiple buses for permitting concurrent access to a first memory by a processor while a DMA transfer is occurring between a second memory and a communications buffer
JP2774862B2 (ja) * 1990-07-16 1998-07-09 株式会社日立製作所 Ｄｍａ制御装置および情報処理装置
US5649232A (en) * 1991-06-14 1997-07-15 Integrated Device Technology, Inc. Structure and method for multiple-level read buffer supporting optimal throttled read operations by regulating transfer rate
US5261072A (en) * 1991-10-31 1993-11-09 Tandy Corporation Compact disk data transfer system using cache memory
JPH07504527A (ja) * 1992-03-09 1995-05-18 オースペックス　システムズ　インコーポレイテッド 高性能の不揮発性ｒａｍ保護式の書き込みキャッシュアクセラレータシステム
JPH0683321A (ja) * 1992-09-04 1994-03-25 Fuji Xerox Co Ltd 画像データ処理装置
CA2135681C (en) * 1993-12-30 2000-01-18 Srinivas V. Makam System and method for directly accessing long-term memory devices
US5991835A (en) * 1994-11-22 1999-11-23 Teac Corporation Peripheral data storage device in which time interval used for data transfer from relatively fast buffer memory to relatively slower main memory is selected in view of average of time intervals during which data blocks were recently received from host
US6598136B1 (en) * 1995-10-06 2003-07-22 National Semiconductor Corporation Data transfer with highly granular cacheability control between memory and a scratchpad area
KR0160193B1 (ko) * 1995-12-30 1998-12-15 김광호 직접메모리접근 제어장치
US5781927A (en) * 1996-01-30 1998-07-14 United Microelectronics Corporation Main memory arbitration with priority scheduling capability including multiple priorty signal connections
JP3519205B2 (ja) * 1996-03-21 2004-04-12 シャープ株式会社 Ｄｍａコントローラ
KR100810288B1 (ko) * 1999-12-17 2008-03-06 소니 가부시끼 가이샤 정보 처리 장치 및 방법과 기록매체
JP4178010B2 (ja) * 2002-08-27 2008-11-12 アルプス電気株式会社 データ伝送方法
US7793295B2 (en) 2004-08-26 2010-09-07 Mediatek Incoropration Setting bandwidth limiter and adjusting execution cycle of second device using one of the GBL classes selected based on priority of task from first device
DE102004046438B4 (de) * 2004-09-24 2006-07-06 Infineon Technologies Ag Vorrichtung zum Steuern des Zugriffs von Verarbeitungseinrichtungen auf Speicher in einem eingebetteten System
JP4934000B2 (ja) * 2007-10-12 2012-05-16 株式会社リコー 調停装置、調停方法及びプログラム
US8621154B1 (en) 2008-04-18 2013-12-31 Netapp, Inc. Flow based reply cache
US8161236B1 (en) 2008-04-23 2012-04-17 Netapp, Inc. Persistent reply cache integrated with file system
US8171227B1 (en) 2009-03-11 2012-05-01 Netapp, Inc. System and method for managing a flow based reply cache
US8367460B2 (en) 2010-06-22 2013-02-05 Micron Technology, Inc. Horizontally oriented and vertically stacked memory cells
JP5424138B2 (ja) * 2012-02-17 2014-02-26 株式会社リコー 調停装置、画像形成装置、調停方法及びプログラム

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58217034A (ja) * 1982-06-11 1983-12-16 Nec Corp デ−タ処理装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5831459A (ja) * 1981-08-19 1983-02-24 Hitachi Ltd 磁気バブルメモリ装置
US4556953A (en) * 1982-02-24 1985-12-03 Caprio A Ronald Interchangeable interface circuitry arrangements for use with a data processing system
JPS6052468B2 (ja) * 1982-03-04 1985-11-19 株式会社東芝 Ｄｍａバス負荷可変装置
JPS5927334A (ja) * 1982-08-06 1984-02-13 Hitachi Ltd ダイレクトメモリアクセスメモリ装置
JPS60222951A (ja) * 1984-04-20 1985-11-07 Hitachi Ltd デ−タ転送方式
US4688166A (en) * 1984-08-03 1987-08-18 Motorola Computer Systems, Inc. Direct memory access controller supporting multiple input/output controllers and memory units
JPS61251951A (ja) * 1985-04-30 1986-11-08 Usac Electronics Ind Co Ltd デ−タ転送速度制御方式
US4716523A (en) * 1985-06-14 1987-12-29 International Business Machines Corporation Multiple port integrated DMA and interrupt controller and arbitrator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58217034A (ja) * 1982-06-11 1983-12-16 Nec Corp デ−タ処理装置

Also Published As

Publication number Publication date
DE3851445D1 (de) 1994-10-20
EP0275157A2 (en) 1988-07-20
DE3851445T2 (de) 1995-02-09
EP0275157B1 (en) 1994-09-14
CA1306071C (en) 1992-08-04
US5016165A (en) 1991-05-14
EP0275157A3 (en) 1991-09-18
KR920005834B1 (ko) 1992-07-20
KR880009307A (ko) 1988-09-14
ES2058242T3 (es) 1994-11-01
JPS63172359A (ja) 1988-07-16

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