JPS59226926A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はデータ処理装置、とくに主記憶装置と、中央処
理装置と、入出力制御装置と、前記入出力制御装置に接
続された入出力装置とから構成されるデータ処理装置に
関する。

一般に、データ処理装置においては、主記憶装置を複数
のモジュールに分割し、システム立上げ時に各モジュー
ル単位に、使用の可否を診断し、その診断結果使用不可
モジー−ルが存在する場合には、この不良モジー−ルを
切離すという手法が一般に用いられている。

このため、使用不可モジー−ルが存在する場合、主記憶
の使用可能領域は不連続なアドレスを持つようになって
しまい、グログラム実行上不都合な面が多い。

となる。これが主記憶メモリアドレス再構成手段で一般
に専用のハードウェアを用いて構成される。

さて、最初に述べたようなデータ処理装置においては、
この主記憶メモリアドレス再構成手段のハードウェアの
種々の設置方法が考えられる。

その第１は、主記憶装置内に設けることであるが、この
場合には、主記憶要求元は、主記憶からの受付許可信号
を確認した後原アドレスをアドレスバス上に送出し主記
憶装置内の再構成手段によ）アドレス変換を行なうため
、遅延時間等の問題がおこり高速主記憶アクセスの実籾
が困難になる。

その第２としては、主記憶装置にアクセスする必要を有
する入出力制御装置と中央処理装（２）−との両方に別
々に再構成手段を設けることであるが、こうすると、再
構成手段が複数個所に存在することになシ、ハードウェ
ア量が増加し、制御が複雑になる等の欠点がある。

本発明の目的は、上述の欠点を除去し、ハードウェア量
の増加を抑え、しかも高速主記憶アクセスを許すデータ
処理装置を提供するにある。

本発明の装置は、アドレスバスとデータバスとコマンド
バスとに接続された主記憶装置と中央処理装置と入出力
制御装置と前記入出力制御装置に接続された入出力装置
とから構成され前記主記憶装置は特定のモジュールサイ
ズを持つ複数のメモリモジー−ルから構成され前記入出
力制御装置は前記中央処理装置からの実行開始指示によ
シ前記主記憶装置内に存在するチャネルプログラムを実
行する手段を有するデータ処理装置であって、前記入出
力制御装置は前記入出力装置と前記主記憶装置との間の
データ転送以外の前記主記憶装置に対するアクセス処理
を前記バス以外に前記入出力制御装置から前記中央処理
装置へ接続されたアドレス線とコマンド線とを使用して
前記中央処理装置に依頼する手段を有し、前記中央処理
装置は与えられたメモリアドレスを前記主記憶装置へア
クセスするだめの主記恨内アドレスに変換する主記憶再
構成手段と前記依頼に応じ前記変換アドレスを前記アド
レスバスを使用して前記入出力制御装置へ通知する手段
を有し、さらに前記入出力制御装置は前記変換後のアド
レス情報を受取る手段を有し前記受取ったアドレス情報
を使用して前記入出力装置と前記主記憶装置との間のデ
ータ転送を実行し各データの転送に応答して前記アドレ
ス情報を更新しこの更新値が前記主記憶装置を構成して
いるメモリモジュール間の境界を越えたか否かを検出す
る手段を有し、前記モジュール越えを検出したときにこ
の検出に応答して前記データ転送を中断し前記中央処理
装置に依頼して前記主記憶再構成手段を用いて新しいメ
モリモジー−ルに対する主記憶内アドレスを求めこれに
より前記データ転送を再開継続する。

次に図面を参照して本発明の詳細な説明する。

第１図（１本発明の一実施例を示すブロック図である。

本実施例は、中央処理装置１（以後ＣＰＵＩ　）、主記
憶装置２（以後ＭＭ２）、入出力制御装置３（以後ｌ０
Ｐ３）、複数の入出力装置Ｍ、４−１、・・・４−Ｋ、
・・・４−Ｎ、バス５、アドレス線６およびコマンド線
７を含むデータ処理装置である。

第２図は、本実施例のｌ０Ｐ３、ＣＰＵＩおよびバス５
のさらに詳細を示すブロック図である。

第２図を参照すると、本実施例のｌ０Ｐ３は、リードバ
＞７７３０１，３０８（以後ＲＢ３０１゜ＲＢ３０８）
、ライトバッファ３ｏ２，３ｏ９（以後ＷＢ３０２．Ｗ
Ｂ３０９）、コマントハソ７ア３０３（以後ＣＭＤ３０
３　）、データ転送カウントレジスタ３ｏ４．カウント
計数部３０５、データバッファアドレスレジスタ３ｏ６
、アドレス計数部３０７、変換アドレス用レジスタ３１
０１人出力制御部３１１、アドレスレジスタ３１２およ
びコマンドレジスタ３１３を含む。

第１図に示すように、ｌ０Ｐ３は入出力装置４−１〜４
−Ｎ対応に複数の入出力ボート部３−１〜３−Ｎを有し
ているが、この各入出力ポート部には、第２図に示すよ
うに、入出カボート部制御部３１４、入出力ポート部デ
ータバッファ３１５を含んでいる。

さらに、第２図に示すようＫＣＰＵＩは内部に主記憶再
構成回路１ｏ１、主記憶アクセス制御部１０２を含み、
また、前記バス５は、アドレスバス５−１（以後Ａバス
５−１）、データバス５−２（以後Ｄバス５−２）およ
びコントロールバス５−３（以後Ｃバス５−３）で構成
されている。

そして、■ＯＰ３とＣＰ［Ｊ　１との間には、このバス
５のほかにアドレス線６とコマンド線７とが設けられて
いる。

さて、本実施例のＣＰＤＩは主記憶再構成回路１０１を
含むが、これは以下の如き機能を有する回路である。

第３図は、主記憶再構成回路１０１の動作を説明するだ
めの図である。

一例として、ＭＭ２（主記憶装置２）のメモリサイズを
ＩＭＢ（メガバイト）とし、これが各々１２８ＫＢ　（
キロバイト）のモジュールサイズを有するすＯからす７
までの８個のモジュールで構成されているとする。こう
すると、＋０がら＋７までの各モジュールのアドレスは
第３図に示すように　＋Ｏのモジュールはアドレス０か
らアドレス１ｆｉ’ＦＦＦ−ｉで、ナ１のモジュールは
アドレスで、・・・・・・、＋７のモジュールはアドレ
スＥＯＯＯＯからアドレスＦ　Ｉｉ’　Ｆ　Ｆ　Ｆまで
となる。

さて、再構成回路１０１は、再構成メモリ１０１０、主
記憶アクセスアドレス入力レジスタ１０１１および主記
憶アクセスアドレス出力レジスタ１０１２を含んでいる
。

この中の再構成メモ’Ｊ　１０１０は、メモリモジュー
ルの数の８１＠に対応して、３ビツトで指定できるＯか
ら７−１′での８個のメモリアドレスを有し、各メモリ
アドレスは３ピントのデータを格納できる容量を有して
いる。

システムの立ち上げ時において、診断マイクロプログラ
ムがＭＭ２を診断した結果、飼えばモジー−ル＋２とモ
シー−ルを４とに故障があったとすると、この再構成メ
モＩＪ　１０１０には、これらの故障があったモジー−
ル番号を除いた各モジ−一ル番号が、メモリアドレスの
若い方から順番に、０、１．３．５．６．７というよう
に７１クロプログラムによシ舟き込１れる。

一方、前記入力レジスタ１０１１は、主記憶サイＸ　１
　ｈｉ　Ｂを指定するための２０ピツトのビット幅を有
し、この中の上位３ビツトは、ナ０から＋７までの前述
のモジュール番号を指定する部分であるが、この再構成
回路１０１においては、この部分は前記再構成メモリ１
０１０のメモリアドレスを指定するだめの３ビツトとし
７て使用され、かくして再構成メモＩＪ　１．０１０か
ら読み出される３ビツトの内容が出力レジスタ１０１２
の上位３ビツトとして用いられる。

また、入力レジスタ１０１１の２０ピント中残りの下位
１７ピツトは、各モジーール内のアドレスを指定する部
分であシ、回路１０１においては、この部分はそのまま
出力レジスタ１０１２の対応する下位１７ピントとして
用いられる。

前述のように、ナ２および＋４のモジー−ルが故障によ
シ除かれた状態では、ＭＭ２の実際に使用可能なアドレ
スは、０〜３ＦＦＩ！”Ｆ、６００００〜７ＦＦＦＦ、
ＡＯＯＯＯ〜ＦＦＦＦＦという不連続なアドレスとなっ
てしまうが、再構成回路１．０１の出力レジスタ１０１
２の出力を用いてＭＭ２のメモリアドレスを指定するよ
うにすると、上述のような再構成回路１０１の構成によ
り、この不連続ガメモリアドレスは入力レジスタ１０１
１側においては０〜ＢＦＦＦＦの間の（七ジュール＋０
からモジュール＋５の間の）連続したメモリアドレスで
指定できることになる。

例えば、入力レジスタ１０１１側で＋２モジユールを指
定すると実際のＭ　Ｍ　２においては≠３のモジニール
が指定され、７トた例えば入力レジスタ１０１１１、＋
１で＋５のモジュールを指定すると実際のＭＭ２におい
ては＋７のモジュールが指定される。

このように、主記憶再構成回路１０１を介してＭＭ２の
メモリアドレスを指定するようにすると、ＭＭ２の中か
ら任意のメそリモジーールを除いた残りのメモリモジュ
ール？、全体のメモリ容量がこの除かれたメモリモジー
−ル分だけ容量が少なく、かつ連続したメモリアドレス
を有するように再構成されたメモリとして取扱うことが
できるようになる。

本実施例においては上述のような機能を有する主記憶再
構成回路１０１がＣＰＵ１の中に設けられておｆｉ、Ｍ
Ｍ２へのアクセスは原メモリアドレス（再構成メモリ１
０１０による変換前の実メモリアドレス）をこの回路１
０１によυ主記憶内アドレスに変換してから行なうよう
になっている。

なお、第３図の主記憶アクセスアドレス出力レジスタ１
０１２は説明を容易にするために示したもので、実際の
回路においては必らずしも必要でなく、入力レジスタ１
０１１の下位１７ビツトの出力と、再構成メモリ１０１
０から読出された３ビツトの出力を上位３ビツトとした
合計２０ビツトの出力を主記憶内アドレスとし、これを
直接ＭＭ２のアドレスを指定する出力としてもよい。

さて、次に本実施ＩＮの動作について説明する。

本実施例が、ＭＭ２とある特定の入出力装置４−にとの
間のデータ転送を行々うだめの処理は下記の通シである
。

ＣＰＵ１は、まずチャンネルプログラムを作υ、それを
ＭＭ２の特定の領域に格納し、このチャンネルプログラ
ムの開始番地を指示するポインタ情報をＭＭ２の予め定
めた特定の絶対アドレスに格納する。そして専用の入出
力命令指令線（図示せず）を介し、１０Ｐ３の入出力制
御部３１１に対して実行すべき入出力命令が待合せ中で
あることを通報する。

この通報を受けると、入出力制御部３１１は、上述のチ
ャンネルプログラムを指示するポインタ情報の格納され
ている絶対アドレスを、アドレスレジスタ３１２および
アドレス線６を介してＣＰＵ１に転送するとともに、Ｍ
Ｍ２の内容の読出しを指示するコマンドを生成し、これ
をコマンドレジスタ３１３およびコマンド線７を介して
ＣＰＵｌ０主記憶アクセス制御部１０２に通報し、これ
によシ必要な情報のＭＭ２からの読出しをＣＰＵ　１に
依頼する。

この通報を受けると、ＣＰＵ１の再構成回路１０１は、
アドレス線６を介して入力されたアドレスを前述のよう
にして再構成メモリ用アドレスに変換し、これをＡバス
５−１に出力するとともに、Ｎバス５−１上のアドレス
で指定されるＭＭ２の内容の読出しを指示するコマンド
をＣバス５−３上に送出する。この結果、前記ポインタ
情報はＭＭ２から読出され、Ｄバス５−２およびＲＢ３
０８を介して入出力制御部３１１Ｋ）Ｆｆｆｉ込まれる
。

さて、このポインタ情報は前述のようにチャンネルプロ
グラムの格納開始番地を指示する情報を含んでいるが、
入出力制御部３１１はこのようにして入力された情報を
解析し、チャンネルプログラムの格納開始番地を取シ出
し、これをアドレスレジスタ３１２およびアドレス線６
を介してＣＰＵ１に送出するとともに、ＭＭ２の内容の
読出しを指示するコマンドを生成し、これをコマンドレ
ジスタ３１３およびコマンド線７を介してＣＰＵ　１の
主記憶アクセス制御部１０２に通報し、これにより必要
な次の情報のＭＭ、２からの読出しをＣＰＵ１に依頼す
る。

この結果、上述と同様にして、ＣＰＵ１の回路１０１は
アドレス線６を介して供給されるメモリアドレスを主記
憶内アドレスに変換してアドレスバス５−１に送出する
とともに、ＣＰＵ１の主記憶アクセス制御部１０２はＡ
バス５−１上のアドレスで指定されるＭＭ２の内容の読
出しを指示するコマンドをＣバス５−３上に送出する。

こうして、前記ポインタの指示するチャンネルプログラ
ムのコマンドはＭＭ２がら読出され、Ｄバス５−２およ
びＲＥ３Ｏ８を介して入出力制御部３１１に読込まれる
。

入出力制御部３１１はこのコマンドを解析し、この解析
結果に応じて処＠を実イｊ“する。

もし、この処理の段階において、原メそリアトレス（再
構成メモＪ１０１０ｉＣよる変換前の笑アドレス）を主
記憶内アドレスに変換する必要が生じた場合には、この
メモリアドレスをアドレスレジスタ３１２およびアドレ
ス線６を介してＣＰＵＩに供給し一方原メモリアドレス
から主記憶内アドレスへの変換を依頼するコマンドを生
成し、これをコマンドレジスタ３１３およびコマンド線
７ｔ−介してＣＰＵＩの制御部１０２に通報する。制御
部１０２はこの通報を受けると、アドレス勝６を介して
供給されノヒ原メモリアドレスを主記憶再構成回路１０
１によシ主記憶内アドレスに変換し、Ａバス５−１に送
出する。

こうしてＡバス５−１に送出された主記憶内アドレスは
変換アドレス用レジスタ３１０を介して入出力制御部３
１１に読込まれ、以後の処理に利用される。

ｌ０Ｐ３の制御部３１１が原メモリアドレスを用いてＭ
Ｍ２の内容を直接読出す必要がある場合には、前述のよ
うに、その原メモリアドレスをアドレスレジスタ３１２
およびアドレス線６を介してＣＰＵ１に供給するととも
に、ＭＲＪ−２の内容の読出しを指示するコマンドを生
成し、これをコマンドレジスタ３１３およびコマンド線
７を介してｅＰＵｌの制御部１０２に供給し、ＭＭ２か
らの読出しをＣＰＵ１に依頼する。この結果ＭＭ２から
Ｄバス５−２に読出される内容をＲＥ３Ｏ８を介して制
御部３１１の内部に取り込む。

また、原メモリアドレスを用いてＭＭ２の指定されたア
ドレスにデータを直接書込む必要がある場合には、この
原メモリアドレスをアドレスレジスタ３１２およびアド
レス線６を介してＣＰＵＩに供給し、また書込むべきデ
ータをＷＢ３０９にセットし、それとともにＭＭ２への
畳込みを指示するコマンドを生成し、これをコマンドレ
ジスタ３１３およびコマンド線７を介してＣＰＬｌｌの
制御部１０２に供給し、ＭＭ２への省込みをＣＰＵ１に
依頼する。

これを受けると、ＣＰＵＩの回路１０１は供給された原
メモリアドレスを主記憶内アドレスに変換し、これをＡ
バス５−１上に送出するとともに、制御部１０２は、Ａ
バス５−１で指示されるＭＭ２のメモリアドレスにＤノ
・ス５−２上のデータの書込みを指がするコマンドを作
成し、これをＣバス５−３上に送出する。これによ、９
ＣＰＬ１１はｌ０Ｐ３から依頼された書込み処理を実行
する。

さて、チャンネルプログラムの処理が進み、１０Ｐ３の
入出力制御部３１１がＭＭ２の特定の領域から特定の入
出力装置４−Ｋに対しで連続してデータを出力転送する
コマンドを解読すると以下のように処理される。

入出力制御部３１１はこのコマンドを解読すると、この
コマンドに含まれるＭＭ２からの転送データ格納開始ア
ドレス（Ａｓとする）と転送データ長（Ｌとする）とを
内部のレジスタにそれぞれセーブし、次に、この格納開
始アドレスＡｓを、前述のようにＣＰＵ１に依頼して、
これを主記憶内アドレスＡｓ′に変換し、この変換され
た開始アドレスＡＢ’　ヲｆ−ｆｉバッファアドレスレ
ジスタ３０６に設定する。それとともにこのコマンドの
転送データ長りをデータ転送カウントレジスタ３０４に
設定する。そして指定された入出力装置４−Ｋに接続さ
れる入出力ボート部３−Ｋに対し書込み転送の起動を通
報する。

この結果、入出力ボート部制御部３１４はＣＭＤ３０３
およびＣバス５−３を介してＭＭ２に読出しを指令する
。かくして、データバッファアドレスレジスタ３０６の
内容（変換されたＭＭ２の転送データ格納開始アドレス
Ａｓ’　）で指定されるＭＭ２のアドレスからデータが
Ｄ　、＜ス５−２に読出され、これはＲＥ２Ｏ３を介し
て入出力ボート部３−にの入出力ポート部データバッフ
ァ３１５に転送格納される。

こうして一つのデータ転送要求の処理がすむと、アドレ
スレジスタ３０６の内容はアドレス計数部３０７によシ
転送データバイト数だけ加算され、ＭＭ２の次のアドレ
スを指示するように更新され、また、カウントレジスタ
３０４の内容はカウント計数部３０５によシ、このデー
タ転送で転送されたデータバイト数をカウントするため
転送バイト数だけ減算するように更新される。

次に、制御部３１４は再びＣＭＤ３０３を介して読出し
コマンドを送出し、次のデータの出力転送を行ガう。

以上の動作を繰返すことにより、ＭＭ２の指定された転
送データ格納開始アドレスから、つぎつぎのアドレスに
ついてデータ転送が行なわれ、指定された個数（転送デ
ータ長Ｌ）のデータの転送終了がカウント剖数部３０５
で検出されるまで継続される。

さて、上述のデータ転送が行なわれているときに、アド
レス計数部３０７がモジュール越キャリーを発生したと
する。

すなわち、本実施例の場合、各メモリモジュールは前述
のようにＯ〜１ｆｉ’Ｆ’ＦＦのモジュール内アドレス
を有するので、アドレス計数部３０７の第１７桁目から
第１８桁目へのキャリーがモジュール越キャリーとなる
。

このモジュール越キャリーの発生は、アドレス計数部３
０７で検出され、ライン３０７０を介して直ちに入出力
ボート部制御部３１４に通報される。

制御部３１４はこの通報を受けると、直ちにそれまで続
けていたデータ転送を中断し、人出力制御部３１１に対
しモジュール越えが発生したことを通報する。

これを受けると制御部３１１は、さきに内部のレジスタ
にセーブしである転送データ長りから、データ転送カウ
ントレジスタ３０４の現在の内容（これをＬＸとする）
を減算し、Ｌ−ＬＸによって今までに転送したデータ長
を求め、これを、内部のレジスタにセーブしである転送
データ格納開始アドレスＡｓに加えることによシ、次に
転送すべき、モジー−ル越えを起したメモリアドレスに
あるデータの原メモリアドレス（Ａｓ＋Ｌ　Ｌｘ）を求
める。

そしてこの原メモリアドレスをアドレスレジスタ３１２
およびアドレス線６を介してＣＰＵＩに供給１〜、また
原メモリアドレスから主記憶内アドレスへの変換を依頼
するコマンドを生成し、これをコマンドレジスタ３１３
およびコマンド？ａ’ｌ’ｃ介してＣＰＵＩの制御部１
０２に供給し、この原メモリアドレス（Ａｓ＋Ｌ　Ｌｘ
）の主記憶内アドレスへの変換をＣＰＵ１に依頼する。

かくして再構成メモ’Ｊ　１０１１）にょシ変換された
次に転送すべきデータのメモリアドレスは、前述のよう
にＡバス５−１および変換用アドレスレジスタ３１０を
介して入出力制御部３１１に読込まれる。

制御部３】１は、こうして変換された主記憶内アドレス
を新たにデータバソファアドレスレジスタ３０６に転送
格納してこの内容を更新した後、入出力ボート部制御部
３１４に対しデータ転送の再開を指令する。

この糺果、制御部３１４は、前述と同様に、ＣＭＤ　３
０３およびＣバス５−３を介し−ｊ　Ｍ　Ｍ　２に読出
しを指令し、かくしで、新らしく設定されたｆ−タバッ
フ７７ドレスレジスタ３０６の内容（主記憶再構成回路
１０１て更新された主記憶内アドレス）で指定される八
′１Ｍ２のアドレスからデータがＤバス５−２にＬ出芒
れ、ＲＢ３０１を介して入出力ボート部３−にのデータ
ノ（ノファ３１５に転送格納される。こうして前述と同
様なデータ転送が再開され、カウント削数部３０５で転
送終了が検出されるまで継続される。

一方、入出力ボート部データノ・ツファ３１５に格納さ
れた転送データは、制御部３１４の制御によシ入出力装
置４−Ｋからの出力要求に応じて雁（番に出力され、か
くしてＭＭ２から入出力装置４−Ｋに対するデータ出力
は処理される。

入出力装置４−ＫからＭＭ２に対するデータ入力の場合
もほぼ同様に処理される。

このように、ＭＭ２の相続く領域から特定の入出力装置
に対するデータ転送の場合のＭＭ２に対するアドレス指
定は、一般にはＣＰＵ１を介さずに、レジスタ３０６か
ら直接にＡバス５−１を介してなされ、またＭＭ２に対
するコマンドの送出もＣＰＵを介さずにＣＭＤ３０３か
ら直接Ｃバス５−３を介し２てなされる。

但し、上に説明し、たよりに、レジスタ３０６に対する
転送開始アドレスの設定は、ＣＰＵ１に含まれる主記憶
再構成回路１０１を用いて決定し、また転送徐中で、レ
ジスタ３０６の指定するＭＭ２のアドレスがモジュール
越えを起した場合には、同様にＣＰＵＩに含１れる主記
憶再構成回路１０１を用い、前述のようにして新らしい
モジュールにおけるデータの主記憶内アドレスを決定し
、これを新らしくレジスタ３０６に設定して以後のデー
タ転送を継続する。

以上のように、本実施例は主記憶再構成に必要なアドレ
スの変換回路（主記憶再構成回路１０１）をＣＰＵＩ中
に１＋１−に設け、１０Ｐ３は必要万場合のみＣＰＵＩ
に依頼してこれを使用するようにし、これによジノ・−
ドウエア量の増加が少なく、且つ、簡明で高効率の構成
を実現している。

とくに、本実施例においてはＭ　Ｍ２の連続した領域の
データ転送を行なう場合に、転送開始アドレスと、モジ
ュール越え奮起した場合の７ドレスだけをＣＰＵＩに依
頼してｌ成メモリ用アドレスに変換するという構成をと
ることにより変換に対する負荷全軽減し、よ少データ転
送の効率ケ尚めている。

なお、上述の説明において、ＭＭ２の連続した領域に対
するデータの転送は、メモリアドレスの小さい方から大
きい方に向ってなされるように説明したが、場合によっ
ては逆方向にも行なわれる。

この場合には、アドレス言１数部３０’ｌＪ：、テ・−
タ転送ごとにデータバッファアドレスレジスタ３０６の
値を転送データバイト数だけ滅するように動作し、まだ
モシー−ル越えを起した場合の原メモリアドレスは（Ａ
ｓ−（Ｌ　Ｌｘ）　）によシ計算される。

また、第４図に示すようにＣＰＵ１の中に論理アドレス
を実アドレスに変換するアドレス変換回路（’ｌ’Ｌｉ
５）１０３およびこのアドレス変換回路（ＴＬＢ）１０
３の使用／不１史用を制御する選択回路１０４を前述の
主記憶再構成回路１０１とタンデムに接続されるように
構成してもよい。これにより論理アドレスから実アドレ
スへの変換も、ＣＰＵ１中だけで行々い、例えば「チャ
ンネルＤＡＴ方式］においてｌ０Ｐ３が論理アドレスを
用いてデータ処理を行なう必要がある場合には、前述の
主記憶内アドレスを求めたのと全く同様にしてＣＰＵＩ
に依頼して論理アドレスを直接ＭＭ２にアクセスできる
実アドレスに変換し、または論理アドレスを用いて直接
ＭＭ２にアクセスするようにすることもできる。

一部た、本実施例においてはＭＭ２の容量をｉＭＢとし
、これがそれぞれ１２８ＫＢの８個のメモリモジュール
より構成されるとしだが、これは−例であり本発明はこ
れに限定されるものではない。

以上に述べたように本発明を用いると、ノ・−ドウエア
量の増加を抑え、高速主記憶アクセスを許す、主記憶再
構成可能々データ処理装置を実現できる。

これによ）データ処理装置の性能向上を達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すフ゛ロック図、第２図
は前記実施例の一部の詳細を示すフ゛ロック図、第３図
は上記実施例に使用する王Ｈ己憶再眉４成回路の動作を
説明するだめの図および第４図は他の実施例を説明する
ための図である。 図において、１・・・・・・中央処理装置（Ｃ’ＰＵ）
、２・・・・・・主記憶装置（ＭＭ）、３・・・・・・
入出フｌ　ｆｔｊ制御装置（ｉｏＰ　）、３−１〜３−
Ｎ・・・・・・入出力ポート部、４−１〜４Ｎ・・・・
・・入出力装置、５・・・・・・ノくス、５−１・・・
・・・アドレスバス（Ａ）くス）、５−２・・・・・・
データノくス（Ｄバス）、５−３・・・・・・コントロ
ールノくス（Ｃバス）、６・・・・・・アドレス線、７
・・・・・・コマンド勝、１０１・・・・・・主記憶再
構成回路、１０２・・・・・・主ｉ己憶アクセス制御部
、１０３・・・・・・アドレス変換回路（ＴＬＢ）、１
０４・・・・・・選択回路、３０１．３０８・・・・・
・リードバッファ（ＲＢ　）、３０２．３０３・・・・
・・ライトバッファ（ＷＢ）、３０３・・・・・・コマ
ンドバッファ（ＣＭＤ）、３０４・・・・・・データ転
送カウントレジスタ、３０５・・・・・・カウント計数
部、３０６・・・・・・データバッファアドレスレジス
タ、３０７・・・・・・アドレス計数部、３１Ｏ・・・
・・・変換アドレス用レジスタ、３１１・・・・・・入
出力制御部、３１２・・・・・・アドレスレジスタ、３
１３・・・・・・コマンドレジスタ、３１４・・・・・
・入出力ボート部制御部、３１５・・・・・・入出力ボ
ート部データバッファ、１０１０・・・・・・再構成メ
モリ、１０１１・・・・・・主記憶アクセスアドレス入
力レジスタ、１０１２・・・・・・主記憶アクセスアド
レス出力レジスタ。 代理人　弁理士　　内　原　　　晋

Claims (1)

1. 【特許請求の範囲】 アドレスバスとデータバスとコマンドバストニ接続され
   た主記憶装置と中央処理装置と人出力制御装置と前記入
   出力制御装置に接続された入出力と 装盲広′ら構成され前記主記憶装置は特定のモジー−ル
   サイズを持つ複数のメモリモジー−ルかう構成され前記
   入出力制御装置は前記中央処理装置からの実行開始指示
   にょシ前記主記憶装置内に存在するチャネルプログラム
   を実行する手段を有するデータ処理装置において、 前記人出力制御装置は前記入出力装置と前記主記憶装置
   との間のデータ転送以外の前記主記憶装置に対するアク
   セス処理を前記バス以外に前記入出力制御装置から前記
   中央処理装置へ接続されたアドレス線とコマンド線とを
   使用して前記中央処理装置に依頼する手段を有し、前記
   中央処理装置紘与えられたメモリアドレスを前記主記憶
   装置へアクセスするだめの主記憶内アドレスに変換する
   主記憶再構成手段と前記依頼に応じ前記変換アドレスを
   前記アドレスバスを使用して前記入出力制御装置へ通知
   する手段を有し、さらに前記入出力制御装置は前記変換
   後のアドレス情報を受取る手段を有し前記受取ったアド
   レス情報を使用して前記入出力装置と前記主記憶装置と
   の間のデータ転送を実行し各データの転送に応答して前
   記アドレス情報を更新しこの更新値が前記主記憶装置を
   構成しているメモリモジュール間の境界を越えたか否か
   を検出する手段を有し、前記モジュール越えを検出した
   ときにこの検出に応答して前記データ転送を中断し前記
   中央処理装置に依東１」シて前記主記憶再構成手段を用
   いて新しいメモリモジー−ルに対する主記憶内アドレス
   を求めこれにより前記データ転送を再開継続するようＫ
   したことを特徴とするデータ処理装置。