JPS60181863A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60181863A JPS60181863A JP3707684A JP3707684A JPS60181863A JP S60181863 A JPS60181863 A JP S60181863A JP 3707684 A JP3707684 A JP 3707684A JP 3707684 A JP3707684 A JP 3707684A JP S60181863 A JPS60181863 A JP S60181863A
- Authority
- JP
- Japan
- Prior art keywords
- data
- command
- control circuit
- accumulator
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（妨業上の利用分野）
本弁明ｉＪ、いき４ Ａ転送を行うことができるデータ
処理装置４に関し、％にデータ処理装置におけるコマン
ドブリフェッチ方式に関する。
処理装置４に関し、％にデータ処理装置におけるコマン
ドブリフェッチ方式に関する。
（従来技術）
従来、この種のデータ処理装置が何らかの方法で上位装
貿からコマンド実行指示を受けると、主記憶装置からコ
マンドを読出し、解読して実行する。コマンドは通常数
バイトのデータによって構成されている。
貿からコマンド実行指示を受けると、主記憶装置からコ
マンドを読出し、解読して実行する。コマンドは通常数
バイトのデータによって構成されている。
ＤＭＡ転送バスに通常、数メガバイト７秒の転送能力を
有する。バスが同時ＶＣ転送できる最大のバイト砂で転
送されるならば、最大の伝送速度が発揮される。例えば
、同時に１６バイト転送できるＤＭＡ転送バスに接続さ
れていながら、１６バイトのデータを転送する際に１バ
イトずつ１６回のデータ転送をＤＭＡ転送バスに要求す
わば、実質的なバス転送能力は低下してしまう。
有する。バスが同時ＶＣ転送できる最大のバイト砂で転
送されるならば、最大の伝送速度が発揮される。例えば
、同時に１６バイト転送できるＤＭＡ転送バスに接続さ
れていながら、１６バイトのデータを転送する際に１バ
イトずつ１６回のデータ転送をＤＭＡ転送バスに要求す
わば、実質的なバス転送能力は低下してしまう。
一方、ＤＭＡ転送バスに接続されているデータ処理装置
のマイクロプログラム制御回路に具備されたアキューム
レータは、１ないし２バイト程度の幅を有するのが通常
である。データ転送制御装置は、主記憶制御装置からコ
マンドを読出す際、上記アキュームレータに取込むため
、その転送バイト数はアキュームレータのバイト幅に依
存してしオう。
のマイクロプログラム制御回路に具備されたアキューム
レータは、１ないし２バイト程度の幅を有するのが通常
である。データ転送制御装置は、主記憶制御装置からコ
マンドを読出す際、上記アキュームレータに取込むため
、その転送バイト数はアキュームレータのバイト幅に依
存してしオう。
このため、一つのコマンドを取込むのに、何度もＤＭＡ
転送バスへアクセスすることにな９、バスの転送能力を
低下させるばかりか、高速処理が請求されることにもな
っていた。したがって、コマンド実行時に次に実行すべ
きコマンドをいわゆるプリフェッチしているようなデー
タ処理装置にとって、コマンド実行そのものに大きな障
害となるという欠点があった、 （発明の目的） 本発明の目的は、データ転送制御回路を使用することに
より、ＤＭＡ転送バスを介してデータ転送の制御、およ
びデータの授受を行い、アキュームレータを具備してい
るマイクロプログラム制御回路の制御のもとで、主記憶
装置から読出したコマンドを一時的にプリフェッチレジ
スタに格納することにより上記欠点を除去し１、能率の
よい処理を行うことができるデータ処理装置を提供する
ことにある。
転送バスへアクセスすることにな９、バスの転送能力を
低下させるばかりか、高速処理が請求されることにもな
っていた。したがって、コマンド実行時に次に実行すべ
きコマンドをいわゆるプリフェッチしているようなデー
タ処理装置にとって、コマンド実行そのものに大きな障
害となるという欠点があった、 （発明の目的） 本発明の目的は、データ転送制御回路を使用することに
より、ＤＭＡ転送バスを介してデータ転送の制御、およ
びデータの授受を行い、アキュームレータを具備してい
るマイクロプログラム制御回路の制御のもとで、主記憶
装置から読出したコマンドを一時的にプリフェッチレジ
スタに格納することにより上記欠点を除去し１、能率の
よい処理を行うことができるデータ処理装置を提供する
ことにある。
（発明の構成）
本発明によるデータ処理装置は、ＤＭＡ転送バスを介し
て主記憶装置に接続されていて、データ転送制御回路と
、マイクロプログラム制御１１路と。
て主記憶装置に接続されていて、データ転送制御回路と
、マイクロプログラム制御１１路と。
ブリフェッチレジスタとを具備したものである。
データ転送制御回路は、ＤＭＡ転送バスとのデータ転送
の制御、ならびにデータの授受を行うためのものである
。
の制御、ならびにデータの授受を行うためのものである
。
マイクロプログラム制御回路はアキュームレータを内部
に備え、系全体の動作のファームウェア制御を司るだめ
のものである。
に備え、系全体の動作のファームウェア制御を司るだめ
のものである。
ブリフェッチレジスタは、実行すべきコマンドを主記憶
装置よシ読出すに際して、コマンド実行時的に格納する
ためのものである。
装置よシ読出すに際して、コマンド実行時的に格納する
ためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明によるデータ処理装置の一実施例を示
すプロンク図である。沈１図において、１０はマイクロ
プログラム制御回路、２ｏはデータ転送制御回路、３０
はブリフェッチレジスタである。
すプロンク図である。沈１図において、１０はマイクロ
プログラム制御回路、２ｏはデータ転送制御回路、３０
はブリフェッチレジスタである。
第１図は、実行すべきコマンドが８バイト幅のデータで
構成されるのに対し、アキュームレータが２バイト幅で
あると共に、ブリフェッチレジスタが８バイト幅′そ構
成爆Ｊ１ている場合の実施例を示す。
構成されるのに対し、アキュームレータが２バイト幅で
あると共に、ブリフェッチレジスタが８バイト幅′そ構
成爆Ｊ１ている場合の実施例を示す。
マイクロプログラム制御回路１０でに、コマンドを読出
す必要が生じると、読出すべきコマンドが格納されてい
る主記憶装置の最初のアドレス（図示してない）をロー
カルデータバス信号線２００に乗せ、制御信号線２０１
を介してデータ転送制御回路２０にコマンド読出しを指
示する。データ転送制御回路２０は上記指示を受け、Ｄ
ＭＡ転送バス１００にバス使用権要求を送出する、こｔ
に対して、バス使用許可が送出されると、データ転送料
例１レ路２０は主記憶装置（図示していない）からのデ
ータ読出しである旨の表示と、上記読出ラーべき最初の
アドレスの表示と、データ転送薮（この場合は８バイト
）の表示と’ｅＤＭＡ転送パス１００に呆せる。そこで
、上記動作に呼応して送出されてくる所定のデータ’ｅ
ＤＭＡ転送パス１００から受取る。
す必要が生じると、読出すべきコマンドが格納されてい
る主記憶装置の最初のアドレス（図示してない）をロー
カルデータバス信号線２００に乗せ、制御信号線２０１
を介してデータ転送制御回路２０にコマンド読出しを指
示する。データ転送制御回路２０は上記指示を受け、Ｄ
ＭＡ転送バス１００にバス使用権要求を送出する、こｔ
に対して、バス使用許可が送出されると、データ転送料
例１レ路２０は主記憶装置（図示していない）からのデ
ータ読出しである旨の表示と、上記読出ラーべき最初の
アドレスの表示と、データ転送薮（この場合は８バイト
）の表示と’ｅＤＭＡ転送パス１００に呆せる。そこで
、上記動作に呼応して送出されてくる所定のデータ’ｅ
ＤＭＡ転送パス１００から受取る。
次に、データ転送制御回路２０は、受取ったデータをデ
ータ線３００によりブリフェッチレジスタ３０に送出し
、制御信号線３０１上で格納を指示するとともに、受取
ったデータの最初の２バイトをローカルデータバス２Ｇ
（ｌ介してアキュームレータ１１に書込み、制御信号線
２０２を介してマイクロプログラム制御回路１０にコマ
ンドプリフェッチの終了を報告する。
ータ線３００によりブリフェッチレジスタ３０に送出し
、制御信号線３０１上で格納を指示するとともに、受取
ったデータの最初の２バイトをローカルデータバス２Ｇ
（ｌ介してアキュームレータ１１に書込み、制御信号線
２０２を介してマイクロプログラム制御回路１０にコマ
ンドプリフェッチの終了を報告する。
上記報告を受けたマイクロプログラム制御回路１０は、
アキュームレータ１１に格納されたコマンドの最初の２
バイトヲ処理する。この後、制御信号線２０３を介して
アキュームレータ１１に格納して処理を実行する。さら
に、残りの４バイトも同様に読出して処理する。
アキュームレータ１１に格納されたコマンドの最初の２
バイトヲ処理する。この後、制御信号線２０３を介して
アキュームレータ１１に格納して処理を実行する。さら
に、残りの４バイトも同様に読出して処理する。
（発明の効果）
以上説明したように本発明は、データ転送制御回路を使
用することにより、ＤＭＡ転送バスを介してデータ転送
の制御およびデータの授受を行い、アキュームレータを
備えたマイクロプログラム制御回路の制御のもとで、主
記憶装置から読出しだコマ７ドを一時的にフリフェッチ
レジスタに格納することにより、コマンド読出しの際の
ＩＴ）ＭＡ転送バスへのアクセスが最小回数で済み、能
率のよいコマンド読出しと処理とを行うことができると
いう効果がおる。
用することにより、ＤＭＡ転送バスを介してデータ転送
の制御およびデータの授受を行い、アキュームレータを
備えたマイクロプログラム制御回路の制御のもとで、主
記憶装置から読出しだコマ７ドを一時的にフリフェッチ
レジスタに格納することにより、コマンド読出しの際の
ＩＴ）ＭＡ転送バスへのアクセスが最小回数で済み、能
率のよいコマンド読出しと処理とを行うことができると
いう効果がおる。
第１図は、本発明によるデータ処理装置の一実施列を示
すブロック図である。 １０＠φ・マイクロプログラム制御回路２０・・・デー
タ転送制御回路 ３０１１・・フリフェッチレジスタ １１・ｅ・アキュームレータ １００．２００．２０１〜２０３．３００・・・・・・
・信号線 特許出願人 日本電気株式会社 代理人 弁理子 井ノロ 壽 第１図
すブロック図である。 １０＠φ・マイクロプログラム制御回路２０・・・デー
タ転送制御回路 ３０１１・・フリフェッチレジスタ １１・ｅ・アキュームレータ １００．２００．２０１〜２０３．３００・・・・・・
・信号線 特許出願人 日本電気株式会社 代理人 弁理子 井ノロ 壽 第１図
Claims (1)
- Ｄ Ｍ Ａ転送バスを介して主記憶装置に接続されたデ
ータ処理装置において、前記ＤＭＡ転送バスとのデータ
転送の制御、ならびにデータの授受を行うだめのデータ
転送制御］９１路と、アキュームレータを内部に備え、
系全体の動作のファームウェア制！ｉ１ ｋ司るための
マイクロプログラム制御回路と、実行すべきコマンドを
前記主記憶装置よυ読出すに際して前Ｎｔ’コマンドを
一時的に格納するだめのブリフエソチレジヌタとを具備
して構成したことを！［￥徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3707684A JPS60181863A (ja) | 1984-02-28 | 1984-02-28 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3707684A JPS60181863A (ja) | 1984-02-28 | 1984-02-28 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60181863A true JPS60181863A (ja) | 1985-09-17 |
Family
ID=12487459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3707684A Pending JPS60181863A (ja) | 1984-02-28 | 1984-02-28 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60181863A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7143207B2 (en) * | 2003-11-14 | 2006-11-28 | Intel Corporation | Data accumulation between data path having redrive circuit and memory device |
-
1984
- 1984-02-28 JP JP3707684A patent/JPS60181863A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7143207B2 (en) * | 2003-11-14 | 2006-11-28 | Intel Corporation | Data accumulation between data path having redrive circuit and memory device |
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