JPH01161551A - ディスクキャッシュ制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野（第６図） 従来の技術 （第７図、第８図、第９図、第１０図）発明が解決しよ
うとする問題点 問題点を解決するための手段（第１図）作用 実施例 （ａ）　　一実施例の構成の説明（第２図）（ｂ）　　
一実施例の動作の説明 （第３図、第４図、第５図） （Ｃ）　　他の実施例の説明 発明の効果 〔概要〕 キャッシュメモリにディスク装置のデータの一部を複写
しておき、上位からのりニドアクセスに対してキャッシ
ュメモリに存在しないデータはディスク装置からデータ
をリードするディスクキャッシュ制御方式に関し、 ＤＭＡ転送によって、先読み転送ができることを目的と
し、 ディスク装置を制御する入出力コントローラと、該ディ
スク装置のデータの一部を複写保持するキャッシュメモ
リと、上位とのインターフェイスのための上位コントロ
ーラと、上位からの要求によりデータ転送起動を行う制
御部と、該上位コントローラと該入出力コントローラと
該キャッシュメモリを接続する入出力バスのデータ転送
を該上位コントローラと該入出力コントローラと制御信
号をやりとりして行うキャッシュコントローラとを有し
、ミスヒツト時、該ディスク装置の要求バイト数のデー
タを入出力バスを介し該入出力コントローラから該キャ
ッシュメモリと該上位コントローラへＤＭＡ転送するデ
ィスクキャッシュ制御方式において、該制御部は、該上
位コントローラへ要求バイト数を、該入出力コントロー
ラへ要求バイト数に加え先読みバイト数をセットして起
動するとともに、上位コントローラが入出力バスのデー
タを上位へデータ転送を行わないダミー転送モードを設
け、該ミスヒツト時に、要求バイト数のデータ転送終了
後、該上位コントローラがダミー転送モードを行うこと
により、先読みデータを該キャッシュメモリへ書込む。

〔産業上の利用分野〕

本発明は、キャッシュメモリにディスク装置のデータの
一部を複写しておき、上位からのリードアクセスに対し
てキャッシュメモリに存在しないデータはディスク装置
からデータをリードするディスクキャッシュ制御方式に
関する。

近年のマイクロプロセッサの処理能力の向上はめざまし
く、３２ｂｉｔ系のプロセッサにおいては、従来のメイ
ンフレームの処理能力に匹摘するものもある。

しかしながら、マイクロプロセッサの性能向、トに比較
し、周辺の１１０装置、特に磁気ディスク装置は大容量
化の点で格段の進歩が見られるが、アクセス速度向上と
いう点においては、機械的動作を伴うためか、大きな進
歩は見られない。

ディスクのアクセス時間は、システムのレスポンス時間
に大きく影響する要因であり、特にリアルタイム処理を
行うシステムでは、システム性能を左右する要因である
。

このため、ディスクとメインストレージの中間に位置す
る配位階層であるディスクキャッシュを設け、ディスク
のデータの一部を複写格納するものが用いられている。

第６図はディスクキャッシュの説明図である。

図中、ｌはデータ処理を行うＣＰＵ、２はメインメモリ
、３はディスク装置、４はファイル制御アダプタ（ディ
スクキャッシュ制御装置）であり、ディスク装置３の制
御を行い、ＣＰＵＩからの指示により、システムバスＳ
　Ｂ　Ｕ　Ｓを介し、メインメモリ２とディスク装置３
間のデータ転送を実行する。

アダプタ４は、マイクロプロセッサ（ＭＰＵ）５と、そ
の制御プログラムを格納するコントロールストレッジ（
Ｃ３）５ａと、システムバス５ＢＵＳとインターフェイ
スをとるシステムバスコントローラ６と、ディスク装置
３の制御を行う入出力コントローラ（ＩＯＣ）８と、デ
ィスク装置３のデータの一部を複写格納するキャッシュ
メモリ９と、キャッシュメモリ９とＩ１０バスｌ１０Ｂ
ＵＳ１即ちキャッシュメモリ９とシステムバスコントロ
ーラ６と１００８間のデータ転送制御を行うキャッシュ
コントローラ７を有する。

キャッシュコントローラ７は、２つのデータ転送モード
を有する。

１つは、ＣＰＵＩの要求データがキャッシュメモリ９に
存在する（ヒツト）とＭＰＵ５が判定した時のヒツト転
送モードであり、第６図（Ａ）のようにキャッシュメモ
リ９からＭＳ２に直接要求データを転送する。

他は、ＣＰＵ１の要求データがキャッシュメモリ９に存
在しない（ミスヒツト）々ＭＰＵ５が判定した時のミス
ヒツト転送モードであり、第６図（Ｂ）に示すように、
ディスク装Ｗ３からＭＳ２にデータを転送すると同時に
キャッシュメモリ９に対してもデータをライトする。

このように、ディスクキャッシュでは、ヒツトの場合に
は、データをキャッシュメモリ９から転送でき、ディス
ク装置のアクセス時間を大幅に短縮でき、リアルタイム
処理システム性能向上に寄与することができる。

このようなディスクキャッシュの性能に大きく　−影響
する要因としてヒツト率（要求データがキャッシュメモ
リ９内に存在する確率）が上げられる。

このヒツト率を上げるため、アクセスのローカリティ（
即ちアクセスアドレスは、以前にアクセスしたアドレス
の付近となる確率が高い）に注目し、データの先読み、
即ち、要求データよりも先のデータまでキャッシュメモ
リ９にライトしておくことを行うことが望ましい。

〔従来の技術〕

第７図はアダプタの構成図であり、第８図はミスヒツト
転送時のタイムチャート図である。

第７図において、７０はＤＲＥＱコントローラであり、
Ｉ１０バスｌ１０ＢＵＳによりデータ転送の同期制御を
行うもの、７１はアドレスレジスタであり、キャッシュ
メモリ９のアクセスアドレスを保持するもの、７２はメ
モリコントローラ（ＤＲＡＭＣ）であり、ＤＲＡＭ　（
ダイナミックメモリ）で構成されたキャッシュメモリ９
のアクセス制御を行うものである。

ＭＰＵ５のミスヒツト判定により、ローカルバスＬ　Ｂ
　Ｕ　Ｓより、システムバスコントローラ６、Ｔ　ＯＣ
８、キャッシュコントローラ７がミスヒツト起動される
。

１０ｃ８は、データ要求が発生すると（ディスク装置３
からのデータ出力要求が発生ずると）、データ要求信号
ＤＲＥＱをキャッシュコントローラ７にアサート（発行
）する。

データ要求信号ＤＲＥＱは、ＤＲＥＱコントローラ７０
に入力され、データ要求信号ＤＲＥＱとしてシステムバ
スコントローラ６へ与えられる。

システムバスコントローラ６はミスヒツト転送なので、
リードイネーブル信号ＲＥをアサートし、ＤＲＥＱコン
トローラ７０は、これを受けＡＣＫ信号であるＤ　ＲＥ
　Ｓ　Ｐを１０Ｃ８へ応答する。

これに応じて、ｌ０Ｃ８はＩ１０バスｌ１０ＢＵＳに転
送データを出力する。

システムバスコントローラ６は、リードイネーブル信号
ＲＥの送出後、Ｉ１０バスＩ　１０　Ｂ　Ｕ　Ｓ上の転
送データを取り込む。

又、ＤＲＥＱコントローラ７０は、リードイネーブル信
号ＲＥをトリガーとして、Ｄ　ＲＡ　Ｍ　Ｃ７２に対し
、アドレスレジスタ７１のアドレス信号ＡＯ〜Ａ１５が
有効であることを示すアドレスストローブ信号ＡＳを出
力するとともに、ｌ１０ＢＵＳ上の転送データをデータ
ラッチｌＯにラッチすべき、ラッチ信号ＤＴＬＴＨを出
力する。

ＤＲＡＭＣ７２は、キャッシュメモリ９に対して、アド
レスとともにアドレス信号ＲＡＳ、ＣＡＳを出力し、デ
ータラッチ１０にラッチされた転送データをキャッシュ
メモリ９にライトする。

ＤＲＥＱコントローラ７０は、アドレス信号ＣＡＳを３
クロック分待った後、アドレスストローブ信号ＡＳをネ
ゲートし、アドレスレジスタ７１にＣｏｕｎｔ−ＡＤＨ
信号を与え、アドレスをインクリメントし、データ要求
信号ＤＲＱをシステムバスコントローラ６へ発行し、次
のデータ転送制御する。

このようにして、デ＝り要求信号ＤＲＥＱによって転送
起動され、システムバスコントローラ６．１０Ｃ８と応
答をやりとりして、ＤＭＡ　（ダイレクトメモリアクセ
ス）によってミスヒツト転送を行う。

このようなりＭＡによるミスヒツト転送を行うため、従
来第９図の如くシステムバスコントローラ６が構成され
、第１０図の如く動作していた。

第９図において、６１はバッファであり、３２ビツトの
システムバス５ＢＵＳと８ビツトのＩ１０バスｌ１０Ｂ
ＵＳとの間の一時記憶部であり、バスサイズの変更を行
うもの、６２は制御レジスタであり、ＭＰＵ５からリー
ド／ライト可能なものであり、ＤＭＡのスタート／スト
ップを指示するＳＴ／ＳＰビットレジスタ６２ａと、Ｄ
ＭＡの方向、即ちライト（システムバス→Ｉ１０バス）
かリード（Ｉ１０バス→システムバス）か、を示ずＤＩ
Ｒビットレジスタ６２ｂを有している。

６３はバイトカウントレジスタ（ＢＣＲ）であり、ＭＰ
Ｕ５から転送バイト数がセットされ、カウント信号Ｃ０
ＵＮＴによってデクリメントし、残り転送バイト数を示
し、′０”になるとＳＴ／ＳＰピットレジスタ６２ａを
リセットするものである。

６４はＤＲＱコントローラであり、バッファ６１の状態
を監視し、キャッシュコントローラ７からのデータ要求
信号ＤＲＱに対し、リードイネーブル信号ＲＥあるいは
ライトイネーブル信号ＷＥを返すとともに、ＢＣＲ６３
のカウント信号Ｃ０ＵＮＴ及びバッファ６１ヘバツフア
制御信号Ｂｕｒ　ｒ　ｅ　ｒ−ＣＮＴＬを送出するもの
である。

１）ＲＱコントローラ６４は、キャッシュコントローラ
７からのデータ要求信号ＤＲＱの同期をとるフリップフ
ロップ（ＦＦ）６４ｂと、ＦＦ６４の出力と、バッファ
６１のバッファレディ信号Ｂｕｆｆｅｒ−ＲＤＹと、ス
タート／ストップビットレジスタ６２ａの内容のアンド
をとり、タイミング起動出力を発するアンドゲートＡｌ
と、タイミング起動出力でイネーブル信号ＥＮ、カウン
ト信号Ｃ０ＵＮＴ、バッファｉ１ｇ？Ｉ信号Ｂｕｆｆｅ
ｒ−ＣＮＴＬを所定のタイミングで生成するタイミング
生成回路６４ａとを有している。

又、カウント信号Ｃ０ＵＮＴとスタート／ストップ信号
のアンドをとり、ＢＣＲ６３ヘカウント信号Ｃ０ＵＮＴ
を発するアントゲ−）Ａ２と、バッファ制御信号Ｂｕ　
ｆ　ｆ　ｅ　ｒ−ＣＮＴＬとスタート／ストップ信号の
アンドをとり、バッファ６１ヘバッファ制御信号Ｂｕ　
ｒ　ｆ　ｅ　ｒ−ＣＮＴＬを発するアンドゲートＡ３と
、イネーブル信号ＥＮをＤＩＲレジスタ６２ｂの反転内
容でリードイネーブル信号ＲＥを発するゲートＧ１と、
イネーブル信号ＥＮをＤＩＲレジスタ６２ｂの内容でラ
イトイネーブル信号ＷＥを発するゲートＧ２を更に有し
ている。

ミスヒツト転送では、スタート／ストップビットはスタ
ート指示″１″がされており、ＤＩＲビットはＩ１０バ
ス→システムバス方向への“０”がセットされている。

従って、キャッシュコントローラ７からのデータ要求信
号ＤＲＱが入力されると、ＦＦ６４ｂを介し、アントゲ
−）Ａｌに入り、アンドゲートＡ１からタイミング起動
出力が発生し、タイミング生成回路６４ａからイネーブ
ル信号ＥＮ、バッファ制御信号Ｂｕ　ｆ　ｒ　ｅ　ｒ−
ＣＮＴＬ、カウント信号Ｃ０ＵＮＴの順で出力される。

イネーブル信号ＥＮに対し、ゲートＧｌが開きり−ドイ
ネーブル信号ＲＥが発生する。これによって前述の如く
Ｉ１０バスｌ１０ＢＵＳに転送データが出力され、バッ
ファ６１はバッファ制御信号Ｂｕｆｆｅｒ−ＣＮＴＬに
合わせて、Ｉ１０バスｌ１０ＢＵＳから１バイトづつデ
ータを取り込み、貯える。

これとともに、カウント信号Ｃ０ＵＮＴがアンドゲート
Ａ２よりＢＣＲ６３へ発せられ、ＢＣＲ６３がデクリメ
ントされる。

バッファ６１内のデータが一定バイト数となると、バッ
ファレディ信号Ｂｕ　ｒ　ｆ　ｃ　ｒ−ＲＤＹをネゲー
トし、アンドゲートＡｌを閉じ、データ要求信号ＤＲＱ
にタイミング生成回路６４が応答シないようにする。

これとともに、システムバスコントローラ６内に設けら
れている図示しないシステムバスマスタ回路に対し、バ
ス要求ＢＵＳＲＥＱを出力し、応答信号ＴＡＣＫ　（Ｔ
ｒａｎｓｆｅｒ　　Ａｃｋ）を待つ。

尚、システムバスマスタ回路は、システムバス５ＢＵＳ
へのバス要求、アドレスレジスタのインクリメント制御
などを含むアクセス制御を実行する。

バッファ６１は、ＴＡＣＫ信号のアサートを検出すると
、システムバス５ＢＵＳに４バイトづつデータを送出す
る。

送出が終わると、バッファ６１はバッファレディ信号Ｂ
ｕ　ｆ　ｆ　ｅ　ｒ−ＲＤＹをアサートし、再びタイミ
ング生成回路６４ａの応答を可能とする。

このようにして動作していぐ内に、第１０図に示すよう
に、ＢＣＲ６３の内容が“０００１″からＤＲＱ信号に
応答し、“００００”に変化し、レジスタ６２ａのスタ
ート／ストップビットがリセットされると、アンドゲー
トＡｌ５Ａ２、Ａ３が閉じ、ＤＲＱ信号に対し応答しな
い。

即ち、ＢＣＲ６３にセットされた要求バイト数分のＤＭ
Ａ転送が終了すると、データ要求ＤＲＱ信号に応答しな
いことにより、要求バイト数分システムバス５ＢＵＳへ
データを転送していた。

〔発明が解決しようとする問題点〕

このように、ミスヒツト転送をＤＭＡによって実行する
場合には、従来技術においては、ヒツト率向上のための
先読み転送、即ちシステムバスへは送出せず、キャッシ
ュメモリ９へ後続データを転送格納することができない
という問題があった。

本発明は、ＤＭＡ転送によって先読み転送ができるディ
スクキャッシュ制御方式を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の原理説明図である。

図中、第６図、第７図及び第９図で示したものと同一の
ものは同一の記号で・示しである。

本発明では、第１図（Ｂ）に示すように、ミスヒツト転
送モードに加えて上位（システムバス）コントローラ６
が入出力バス上のデータを上位へ転送しないダミー転送
モードを設け、制御部（ＭＰＵ）５は、第１図（Ａ）の
ようにミスヒツト時、Ｆ位コントローラ６へ要求バイト
数ｎを、入出力コントローラ８には要求バイト数ｎに加
えて先読みバイト数αをセットして起動し、要求バイト
数ｎのミスヒツト転送モード終了後、先読みバイト数α
のダミー転送モードを実行し、キャッシュメモリ９に書
込むようにしている。

〔作用〕

本発明では、入出力コントローラ８に（ｎ十α）バイト
の読出し起動を、上位コントローラ６にｎバイトの起動
を行うことによって、ＤＭＡによりｎバイトのミスヒツ
ト転送を行わせるとともに、上位コントローラ６にダミ
ー転送モードを指示し、αバイトの先読みを行うように
している。

即ち、上位コントローラ６は、制御信号の応答は行うが
、バッファを動作させないダミー転送を要求データの転
送後行うことによって、αバイトの先読みを容易に実現
している。

〔実施例〕

（ａ）　　一実施例の構成の説明 第２図は本発明の一実施例構成図である。

図中、第１図、第６図、第７図及び第９図で示したもの
と同一のものは同一の記号で示してあり、６２Ｃはダミ
ービットレジスタであり、ＭＰＵ５がダミー転送の実行
を指示するダミービットを格納するもの、Ａ４はアンド
ゲートであり、スタート／ストップレジスタ６２ａのス
タート／ストップビットの反転と、ＦＦ６４ｂからのデ
ータ要求信号ＲＥＱと、ダミービットの論理積を取りタ
イミング起動信号を出力するもの、Ｒ１をオアゲートで
あり、アンドゲートＡｌとアンドゲートＡ４のタイミン
グ起動信号のオアをとりタイミング生成回路６４ａへ人
力するものである。

８１はバイトカウントレジスタであり、ＭＰＵ５より出
力バイト数がセットされ、ｌ０ＣＢの１バイトデータの
出力毎にデクリメントされるもの、ｐ、、　、１．は各
々割込みラインであり、各々システムバスコントローラ
６、ｌ０Ｃ８からの割込み信号をＭｌ”Ｕ５へ通知する
ためのものであり、５０．５１はスタートフラグであり
、各々システムバスコントローラ６．１００８の転送終
了を知るためのフラグである。

この構成では、要求バイト数ｎの転送終了後、スタート
／ストップビットレジスタ６２ａがリセットされると、
アンドゲートＡｈ　Ａ２、Ａ３が閉じる。

しかし、ダミービットがレジスタ６２ｃにセットされて
いると、スタート／ストップビットのリセットの条件で
アンドゲートＡ４が開く。

これによって、データ要求信号ＲＥＱはアンドゲートＡ
４、オアゲートＲ１を介しタイミング起動信号をタイミ
ング生成回路６４ａに入力される。

従って、タイミング生成回路６４ａは、スタート／スト
ップビットのリセット後も動作し、リードイネーブル信
号ＲＥが出力される。

この時、カウント信号Ｃ０ＵＮＴ、バッファ制御信号Ｂ
ｕｆｆｅｒ−ＣＮ’ｌ’Ｌも出力されるがアンドゲート
Ａ２、Ａ３でネゲートされるので、ＢＣＲ６３、バッフ
ァ６１は動作せず、システムバスへのアクションは生じ
ない。

（ロ）一実施例の動作の説明 第３図及び第４図は本発明の一実施例処理フロー図、第
５図は本発明の一実施例タイムチャート図である。

先づ、第３図により起動処理について説明する。

■　ＭＰＵ５は、システムバスコントローラ６よりロー
カルバスＬＢＵＳを介し与えられたＣＰＵ１のコマンド
を解析する。

そして、Ｍｒ’Ｕ５はリードコマンドと判定すると、キ
ャツシュヒツト判定を行う。

キャッシュメモリ９に要求データが存在するヒツトなら
ば、Ｍ　Ｐ　Ｕ　５はキャツシュヒツト処理を行う。

■　ＭＰＵ５は、ミスヒツトであれば（ヒツトでなけれ
ば）、システムバスコントローラ６を起動する。

即チ、ＭＰＵ５はローカルバスＬＢＵＳを介しシステム
バスコントローラ６に、リードコマンドパラメータにセ
ットされている転送先開始アドレスをセットし、ＢＣＲ
６３に要求された転送バイト数ｎをセットし、ＤＩＲレ
ジスタ６２ｂに■１０バス→システムバスのＤＩＲビッ
トを、スタート／ストップビットレジスタ６２ａにスタ
ート指示ビットを、ダミーレジスタ６２ｃにダミー転送
ビットをセットし、起動する。

これとともにスタートフラグ５０をオンにセットする。

■　次に、ＭＰＵ５はキャッシュ起動する。

即ち、ＭＰＵ５はローカルバスＬＢＵＳを介しキャッシ
ュコントローラ７のアドレスレジスタ７１（第７図参照
）にキャッシュメモリ９の空ページを探し出し、そのキ
ャッシュ内転送開始アドレスをセットし起動する。

■　更に、ＭＰＵ５はローカルバスＬＢＵＳを介しｌ０
Ｃ８を起動する。

即ち、ＭＰＵ５は、ＢＣＲ８１に転送バイト数ｎに先読
みバイト数αを加えてセットし、スタートビットをセッ
トし、起動する。

これとともにスタートフラグ５１をオンにセットする。

■　これによってミスヒツトＤＭＡ転送が起動される。

即ち、１ＯＣ８はディスク装置３を起動し、データリー
ドの状態になると、データ要求信号ＤＲＥＱをキャッシ
ュコントローラ７へ発し、第７図乃至第１０図で説明し
たシーケンスで１バイトづつデータがＩ１０バスに出力
され、システムバスコントローラ６とキャッシュメモリ
９にＤＭＡ転送され、システムバスコントローラ６は４
バイト単位で転送データをシステムバス５ＢＵＳへ出力
する。

■　一方、ＭＰＵ５はラインｌ＋　、１−ｚからの割込
みに対し、第４図（Ａ）の割込み処理を行う。

ＭＰＵ５は、割込みがシステムバスコントローラ６から
の割込みであり、且つ転送ＥＮＤ割込みなら、スタート
フラグ５０をオフする。

又、ＭＰＵ５は割込みがｌ０Ｃ８からの割込みであり、
且つ転送ＥＮＤ割込みなら、スタートフラグ５１をオフ
する。

■　このようにしてＤＭＡ転送を行って行く内に、第５
図の如く、システムバスコントローラ６のＢＣＲ６３の
内容が零となると、スタート／ストップビットがリセッ
トされ、アンドゲートＡ１〜Ａ３が閉じ、アンドゲート
Ａ４が開く。

このため、キャッシュコントローラ７からのその後のデ
ータ要求信号ＲＥＱは、ｔＦｅ４ｂより、アンドゲート
Ａ４を介しオアゲートＲ１からタイミング起動信号とし
てタイミング生成回路６４ａに人力する。

従って、リードイネーブル信号ＲＥが発行され、１０Ｃ
８は先読み分の（ｎ＋１）バイト目のデータをＩ１０バ
スに送出する。

この時、バッファ６１への人力はアンドゲートＡ３のオ
フで禁止されるので、キャッシュメモリ９へのみ転送さ
れ書込まれる。即ち、ダミー転送が開始される。

又、ＢＣＲ６３の内容の零によって、バッファ６１はバ
スリクエストＢＵＳＲＥＱを発生し、貯えておいたデー
タをＴＡＣＫ信号によってシステムバス５ＢＵＳへ出力
する。

そして、システムバスコントローラ６はライン１、によ
って転送ＥＮＤ割込すをＭＰＵ５へ通知する。

これによって、ＭＰＵ５は、スタートフラグ５０をオフ
にする。

■　以降、キャッシュコントローラ７のデータ要求信号
ＲＥＱに応じて、タイミング生成回路６　　　′４ａか
らリードイネーブル信号ＲＥが発行され、１０Ｃ８から
先読みのデータがＩ１０バスへ送出され、キャッシュメ
モリ９へのみ書込まれる。

このようにして、ｔｏｃｓはＢＣＲ８１が零となると、
即ち（ｎ＋α）バイトのデータの送出が終わると、転送
ＥＮＤ割込みをラインｊ！２よりＭＰＵ５へ通知し、デ
ータ要求信号ＤＲＥＱを落とす。

これによって、キャッシュコントローラ７からデータ要
求信号ＲＥＱは発行されなくなり、ＭＰＵ５はスタート
フラグ５１をオフとする。

ＭＰＵ５は、第４図（Ｂ）に示すようにスタートフラグ
５０．５１の両方がオフになると、ＣＰＵ１へ終了ステ
ータスを報告し、終ｒする。

この実施例では、ミスヒツト時キャッシュメモリ９の使
用頻度の低いページを探索し、そのページに対し、要求
バイト数ｎを引いた残りのバイト数を先読みバイト数α
として、１ページ内での先読みを行う。

従って、要求バイト数ｎが１ペ一ジ分なら、ミスヒツト
であっても、先読みは行わない。

（Ｃ）　　他の実施例の説明 上述の実施例では、上位コントローラ６をシステムバス
と接続されるシステムバスコントローラで説明したが、
チャネルと接続されるチャネルコントローラであっても
よい。

又、ディスク装置を磁気ディスク装置で説明したが、光
デイスク装置等の他のファイル装置であってもよい。

以上本発明を実施例により説明したが、本発明は本発明
の主旨に従い種々の変形が可能であり、本発明からこれ
らを排除するものではない。

〔発明の効果〕

以上説明した様に、本発明によれば、ミスヒツトＤＭＡ
転送の際に、容易に先読みＤＭＡ転送ができるという効
果を奏し、且つミスヒツト転送に連続してＭＰＵの介在
なしに先読み転送ができるという効果を奏し、容易にヒ
ツト率の向上を図れる。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図及び第４図は本発明の一実施例処理フロー図、 第５図は本発明の一実施例タイムチャート図、第６図は
ディスクキャッシュの説明図、第７図はアダプタの構成
図、 第８図はミスヒツト転送時のタイムチャート図、第９図
は従来技術の構成図、 第１０図は従来技術の説明図である。 図中、３−　　ディスク装置、 ４・−ファイル制御アダプタ（ディスクキャッシュ制御
装置）、 ５・−・ＭＰＵ　（制御部）、 ６−　　システムバスコントローラ（上位コントローラ
）、 ７−キャッシュコントローラ、 ８−入出力コントローラ、 ９−・キャッシュメモリ、 １（１−−−デークラッチ。

Claims (1)

1. 【特許請求の範囲】 ディスク装置（３）を制御する入出力コントローラ（８
   ）と、 該ディスク装置（３）のデータの一部を複写保持するキ
   ャッシュメモリ（９）と、 上位とのインターフェイスのための上位コントローラ（
   ６）と、 上位からの要求によりデータ転送起動を行う制御部（５
   ）と、 該上位コントローラ（６）と該入出力コントローラ（８
   ）と該キャッシュメモリ（９）を接続する入出力バスの
   データ転送を該上位コントローラ（６）と該入出力コン
   トローラ（８）と制御信号をやりとりして行うキャッシ
   ュコントローラ（７）とを有し、 ミスヒット時、該ディスク装置（３）の要求バイト数の
   データを入出力バスを介し該入出力コントローラ（８）
   から該キャッシュメモリ（９）と該上位コントローラ（
   ６）へＤＭＡ転送するディスクキャッシュ制御方式にお
   いて、 該制御部（５）は、該上位コントローラ（６）へ要求バ
   イト数を、 該入出力コントローラ（８）へ要求バイト数に加え先読
   みバイト数をセットして起動するとともに、 上位コントローラ（６）が入出力バスのデータを上位へ
   データ転送を行わないダミー転送モードを設け、 該ミスヒット時に、要求バイト数のデータ転送終了後、
   該上位コントローラ（６）がダミー転送モードを行うこ
   とにより、先読みデータを該キャッシュメモリ（９）へ
   書込むことを 特徴とするディスクキャッシュ制御方式。