JPS61231641A - キヤツシユ制御方式 - Google Patents
キヤツシユ制御方式Info
- Publication number
- JPS61231641A JPS61231641A JP60071978A JP7197885A JPS61231641A JP S61231641 A JPS61231641 A JP S61231641A JP 60071978 A JP60071978 A JP 60071978A JP 7197885 A JP7197885 A JP 7197885A JP S61231641 A JPS61231641 A JP S61231641A
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- JP
- Japan
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- data
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、情報処理システムにおけるキャッシュ制御方
式に関する。
式に関する。
（従来の技術）
従来、高速小容量の記憶装置と低速大容量の記憶装置と
を組合わせて、等制約に高速大容量の記憶装置を得るた
めにキャッシュ方式が広く採用されてきた。磁気ディス
ク装置や主記憶装置などの大容量記憶装置上のプログラ
ムやデータのうち、最近アクセスされたものをキャッシ
ュと呼ばれる高速記憶装置上に記憶しておき、後で処理
装置からデータの読出し要求があったときにデータがキ
ャッシュ上に存在すれば、主記憶装置にアクセ°スする
ことなくキャッシュがら読出すことにょシ読出しに要す
る時間を短縮することができる。キャッシュについては
、例えば「情報処理」誌の１９８０年４月号（ＶＯＬ２
１、ＮＯ，４）（７）８８２〜８４０ページに詳しく記
述されている。
を組合わせて、等制約に高速大容量の記憶装置を得るた
めにキャッシュ方式が広く採用されてきた。磁気ディス
ク装置や主記憶装置などの大容量記憶装置上のプログラ
ムやデータのうち、最近アクセスされたものをキャッシ
ュと呼ばれる高速記憶装置上に記憶しておき、後で処理
装置からデータの読出し要求があったときにデータがキ
ャッシュ上に存在すれば、主記憶装置にアクセ°スする
ことなくキャッシュがら読出すことにょシ読出しに要す
る時間を短縮することができる。キャッシュについては
、例えば「情報処理」誌の１９８０年４月号（ＶＯＬ２
１、ＮＯ，４）（７）８８２〜８４０ページに詳しく記
述されている。
データを書込もうとする番地の内容がキャッシュに存在
する場合（ヒツト）と、存在しない場合（ミスヒツト）
とのそれぞれに対して幾つかのデータ書込み方式が提案
されている。キャッシュがヒツトする場合にはキャッシ
ュだけに書込む方法と、キャッシュおよび主記憶装置の
両者に書込む方法とが′現用されている。一方、キャッ
シュがミスヒツトした場合には、以下の過少に大別でき
る。
する場合（ヒツト）と、存在しない場合（ミスヒツト）
とのそれぞれに対して幾つかのデータ書込み方式が提案
されている。キャッシュがヒツトする場合にはキャッシ
ュだけに書込む方法と、キャッシュおよび主記憶装置の
両者に書込む方法とが′現用されている。一方、キャッ
シュがミスヒツトした場合には、以下の過少に大別でき
る。
第１はキャッシュにはアクセスせず７主記憶装置だけに
書込む場合である。第２は当該番地を含むブロックを主
記憶装置からキャッシュにロードした後、これをキャッ
シュだけに書込む場合である。
書込む場合である。第２は当該番地を含むブロックを主
記憶装置からキャッシュにロードした後、これをキャッ
シュだけに書込む場合である。
ａＩ８は当該番地を含むブロックを主記憶装置からキャ
ッシュにロードした彼、キャッシュと主記憶の両方に書
込む場合である。
ッシュにロードした彼、キャッシュと主記憶の両方に書
込む場合である。
スタック操作の場合には、上記第１〜第８の操作はいず
れも好ましいものではない。スタックの場合、プッシュ
により書込まれたデータは即刻、ポツプにより読出す可
能性が高いが、第１０操作ではヒツトしない。また、後
続の書込みもすべてキャッシュミスとなって主記憶装置
にアクセスしなければならず、十分な性能が得られない
。一方、スタックではプッシュしていないデータを読出
すことはないので、第１〜第８の操作では必要のないデ
ータを無駄に主記憶装置から読出すことになる。通常、
キャッシュブロックへの最初のプッシュのときのみには
、プッシュ動作時にキャッシュミスが発生する。最初の
プッシュであるか否カバ、、アドレスによって容易に判
定できる。
れも好ましいものではない。スタックの場合、プッシュ
により書込まれたデータは即刻、ポツプにより読出す可
能性が高いが、第１０操作ではヒツトしない。また、後
続の書込みもすべてキャッシュミスとなって主記憶装置
にアクセスしなければならず、十分な性能が得られない
。一方、スタックではプッシュしていないデータを読出
すことはないので、第１〜第８の操作では必要のないデ
ータを無駄に主記憶装置から読出すことになる。通常、
キャッシュブロックへの最初のプッシュのときのみには
、プッシュ動作時にキャッシュミスが発生する。最初の
プッシュであるか否カバ、、アドレスによって容易に判
定できる。
第２図は、動作を示す説明図である。第２図において、
キャッシュブロックは６４バイトから成立ち、１１０１
１１００ ００００ ００００ 番地から１１０１
１１０１ ００１１ １１００ 番地までの５ブロツク
がスタック領域に割当てられている。スタックの１エン
トリは４バイト（１語）であシ、スタックはアドレスの
大きい方から小さい方に向かって生成されている。第２
図（ｂ）においてスタックポインタＳＰが１１０１ １
１００１１００ ００００番地を指しているときにプッ
シュ動作を行うとまずスタックポインタＳＰが４だけ減
じられて１１０１ １１００ １０４１ １１０．ＯＫ
なる。その後、ポインタＳＰの指す語にデータが格納さ
れ、その結果、第２図（、Ｃ）のようになる。第２図（
Ｃ）で斜線を付した部分は未だ有効なデータが格納され
ていない領域であシ、プログラムの誤シ以外によって読
出されることはない。
キャッシュブロックは６４バイトから成立ち、１１０１
１１００ ００００ ００００ 番地から１１０１
１１０１ ００１１ １１００ 番地までの５ブロツク
がスタック領域に割当てられている。スタックの１エン
トリは４バイト（１語）であシ、スタックはアドレスの
大きい方から小さい方に向かって生成されている。第２
図（ｂ）においてスタックポインタＳＰが１１０１ １
１００１１００ ００００番地を指しているときにプッ
シュ動作を行うとまずスタックポインタＳＰが４だけ減
じられて１１０１ １１００ １０４１ １１０．ＯＫ
なる。その後、ポインタＳＰの指す語にデータが格納さ
れ、その結果、第２図（、Ｃ）のようになる。第２図（
Ｃ）で斜線を付した部分は未だ有効なデータが格納され
ていない領域であシ、プログラムの誤シ以外によって読
出されることはない。
し、たがって、キャンシュにプロ１ツクロードす、る必
！ハない。なお、上記実例ではキャッ、、シュブロック
への最初のプッシュ動作であることは１．データ。
！ハない。なお、上記実例ではキャッ、、シュブロック
への最初のプッシュ動作であることは１．データ。
を書込むときのアドレス、の下から８ピツ、ト目〜６ビ
ツト目が１１１１であることによって・判寓できる。
・ ・ “、（発明
が解決しようとす秦問題点） 上述したよう−に、上記従来方、式にセいては、主記憶
装置ヘデニタ、が、無駄に書きこまれているため、±、
プッシュへブロックロードを実施しなければならないと
いう欠点がある。 、・本発明の
目的は、キャッシュプ、ロックへの最初のプッシュ動作
の場合には上述した無駄な主記憶装置への書込みや主記
憶装置からキャッシュへのブロックロードを省略し、キ
ャッシュだけにデータを書込むようにすることによっつ
で上記欠点を除去し、情報処理システムにおける記憶シ
ステムの実効性能が向上できるように構成したキャッシ
ュ制御方式を・提供することにある。
ツト目が１１１１であることによって・判寓できる。
・ ・ “、（発明
が解決しようとす秦問題点） 上述したよう−に、上記従来方、式にセいては、主記憶
装置ヘデニタ、が、無駄に書きこまれているため、±、
プッシュへブロックロードを実施しなければならないと
いう欠点がある。 、・本発明の
目的は、キャッシュプ、ロックへの最初のプッシュ動作
の場合には上述した無駄な主記憶装置への書込みや主記
憶装置からキャッシュへのブロックロードを省略し、キ
ャッシュだけにデータを書込むようにすることによっつ
で上記欠点を除去し、情報処理システムにおける記憶シ
ステムの実効性能が向上できるように構成したキャッシ
ュ制御方式を・提供することにある。
・（問題点を解決するための手段）
本発明によるキャッシュ制御方式は、処理装置、大容量
記憶装置、−キャッシュブロックを含ｔｒキャッシュ、
ならびにキャッシュ制御部から成シ、スタックによりデ
ータを格納できる情報処理システムによ２て実現される
ものである。斯か名キャ１ツシュー１制御方式は、・Ｉ
スタックのプッシュ動作を検出するための第１０検出手
段と、スタックの・プッシュ動作がキヤ・ツシ、ニア°
ロックへの最初のものであるか、否かを検出す１、る・
ための第２の検出手段と、本発明に、よるキャッシュ制
御方式を実現するための中１心となる制御手段とを備え
て構成したものである。 １．− 制御手段は、処理装置からの書込み要求時にキャッシュ
ミスが生じ、キャッシュミスがキャッシュブロックへの
最初のプッシュ動作であることが第１、および第２の検
出手段により検出された場合には、主記憶装置からキャ
ッシュへのブロックロードや主記憶装置へのデータの書
込みを行わず、キャッシュ上にキャッシュブロックを確
立してデータをキャッシュブロックにだけ記録するため
のものである。。
記憶装置、−キャッシュブロックを含ｔｒキャッシュ、
ならびにキャッシュ制御部から成シ、スタックによりデ
ータを格納できる情報処理システムによ２て実現される
ものである。斯か名キャ１ツシュー１制御方式は、・Ｉ
スタックのプッシュ動作を検出するための第１０検出手
段と、スタックの・プッシュ動作がキヤ・ツシ、ニア°
ロックへの最初のものであるか、否かを検出す１、る・
ための第２の検出手段と、本発明に、よるキャッシュ制
御方式を実現するための中１心となる制御手段とを備え
て構成したものである。 １．− 制御手段は、処理装置からの書込み要求時にキャッシュ
ミスが生じ、キャッシュミスがキャッシュブロックへの
最初のプッシュ動作であることが第１、および第２の検
出手段により検出された場合には、主記憶装置からキャ
ッシュへのブロックロードや主記憶装置へのデータの書
込みを行わず、キャッシュ上にキャッシュブロックを確
立してデータをキャッシュブロックにだけ記録するため
のものである。。
（実施例）
次に、本発明について図面を参照して詳細に説明する。
第１図は、本発明によるキャッシュ制御方式を実現する
ためのキャッシュ制御部を関連処理装置ならびに主記憶
装置と共に示すブロック図である。
ためのキャッシュ制御部を関連処理装置ならびに主記憶
装置と共に示すブロック図である。
第１図では、簡単なために本発明に直接関係のない部分
は記載していない。
は記載していない。
第１図において、１はキャッシュを含むキャッシュ制御
部、２は処理装置、３は主記憶装置である。処理装置２
には命令デコーダ６が含まれ、プッシュ動作を検出する
とＰＵＳＨ信号を信号線１６上に出力する。ＰＵＳＨ信
号はＲＵＳＨ命令の他に、ＣＡＬＬ命令（次の命令のア
ドレスをスタックに積んでサブルーチンへ制御を移す命
令）を実行するときにも出力される。キャッシュ制御部
１において、３１は比較器、５２はキャッシュブイレフ
）！Ｊ、５５は置換制御部、３４はブロックストア制御
部、５６はブロックロード制御部、４１〜４６はそれぞ
れＯＲゲート、５１〜５９はそれぞれＡＮＤゲート、７
１はＮＯＴゲートである。
部、２は処理装置、３は主記憶装置である。処理装置２
には命令デコーダ６が含まれ、プッシュ動作を検出する
とＰＵＳＨ信号を信号線１６上に出力する。ＰＵＳＨ信
号はＲＵＳＨ命令の他に、ＣＡＬＬ命令（次の命令のア
ドレスをスタックに積んでサブルーチンへ制御を移す命
令）を実行するときにも出力される。キャッシュ制御部
１において、３１は比較器、５２はキャッシュブイレフ
）！Ｊ、５５は置換制御部、３４はブロックストア制御
部、５６はブロックロード制御部、４１〜４６はそれぞ
れＯＲゲート、５１〜５９はそれぞれＡＮＤゲート、７
１はＮＯＴゲートである。
キャラツユ制御部１と処理装置２との間にはアドレスバ
ス１１、データバス１２、読取シ要求信号線１５、書込
み要求信号線１４、データレディ信号線１５、およびＰ
ＵＳＨ信号線１６が存在する。一方、キャッシュ制御部
１と主記憶装置３との間にはアドレスバス２１．データ
バス２２、主記憶読取り要求信号線２３、主記憶書込み
要求信号線２４、および主記憶データレディ信号線２５
が存在する。
ス１１、データバス１２、読取シ要求信号線１５、書込
み要求信号線１４、データレディ信号線１５、およびＰ
ＵＳＨ信号線１６が存在する。一方、キャッシュ制御部
１と主記憶装置３との間にはアドレスバス２１．データ
バス２２、主記憶読取り要求信号線２３、主記憶書込み
要求信号線２４、および主記憶データレディ信号線２５
が存在する。
アドレス比較器５１は、アドレスバス１１上のアドレス
ｂ２〜ｂ１１がすべて１のときにＡＬＬ １信号を出力
する。ここで、このシステムではキャッシュブロックの
大きさを６４バイトとし、スタックは４バイト（＝１語
）として操作される。アドレスはそれぞれｂｌが２ｉの
重みをもつ。また、スタックはアドレスの大きい方から
小さい方に向かって生成する。プッシュ動作に先立って
スタックポインタの値が４ずつ減じられる。したがって
、ブロックが空の状態であるとすればこのブロックに称
して初めてプッシュ動作を行う場合にはプッシュ動作時
にＡＬＬｌが真になる。なお、本りステムではスタック
領域の上限および下限は、ともにブロックの境界上にく
るものとする。したがって、一つのブロックにスタック
データと他のデータとが混在することはない（第２図を
参照）。
ｂ２〜ｂ１１がすべて１のときにＡＬＬ １信号を出力
する。ここで、このシステムではキャッシュブロックの
大きさを６４バイトとし、スタックは４バイト（＝１語
）として操作される。アドレスはそれぞれｂｌが２ｉの
重みをもつ。また、スタックはアドレスの大きい方から
小さい方に向かって生成する。プッシュ動作に先立って
スタックポインタの値が４ずつ減じられる。したがって
、ブロックが空の状態であるとすればこのブロックに称
して初めてプッシュ動作を行う場合にはプッシュ動作時
にＡＬＬｌが真になる。なお、本りステムではスタック
領域の上限および下限は、ともにブロックの境界上にく
るものとする。したがって、一つのブロックにスタック
データと他のデータとが混在することはない（第２図を
参照）。
キャッシュディレクト３２はキャッシュ４に記憶されて
いるデータのアドレスならびに有効性などを記憶してい
る。ディレクトリｓ２は処理装置２からアクセス要求が
あると、それらのデータがキャッシュ１上にあるか否か
を判定してヒツト（ＨＩＴ）信号またはミス（ＭＩ Ｓ
Ｓ ）信号を出力する。ディレクトリｓ２はブロック
対応に変更フラグＭＦをもっている。ブロックロード後
にキャッシュ４の内容を変更したならば、このとき変更
フラグＭＦがセットされる。変更フラグＭＦは、ブロッ
クをはき出すときに実際に主記憶装置への書込みが必要
であるか否かの判定に使用される。
いるデータのアドレスならびに有効性などを記憶してい
る。ディレクトリｓ２は処理装置２からアクセス要求が
あると、それらのデータがキャッシュ１上にあるか否か
を判定してヒツト（ＨＩＴ）信号またはミス（ＭＩ Ｓ
Ｓ ）信号を出力する。ディレクトリｓ２はブロック
対応に変更フラグＭＦをもっている。ブロックロード後
にキャッシュ４の内容を変更したならば、このとき変更
フラグＭＦがセットされる。変更フラグＭＦは、ブロッ
クをはき出すときに実際に主記憶装置への書込みが必要
であるか否かの判定に使用される。
置換制御部３３は、ディレクトリ３２上の情報にもとづ
いて置換するべきブロックを選択し、変更フラグＭＰの
値に従って必要ならばブロックストア制御部３４を起動
する。ブロックストア制御部５４はアドレスを更新しな
がらタイミングをとって、キャッシュ４の内容を１ブロ
ック分だけ主記憶装置δに格納するように制御を行う。
いて置換するべきブロックを選択し、変更フラグＭＰの
値に従って必要ならばブロックストア制御部３４を起動
する。ブロックストア制御部５４はアドレスを更新しな
がらタイミングをとって、キャッシュ４の内容を１ブロ
ック分だけ主記憶装置δに格納するように制御を行う。
同様に、ブロックロード制御部３５は主記憶装置３がら
キャッシュ４へのブロックロードを司る。また、処理装
置２から要求されたデータはデータ送信信号ＳＤをセッ
トして処理装置２へ送出する役目を果している。ＯＲゲ
ート４１〜４６、ＡＮＤゲート６１〜５９、およびＮＯ
ＴＯＲゲート４１れぞれ論理作用により上記各要素を制
御する。
キャッシュ４へのブロックロードを司る。また、処理装
置２から要求されたデータはデータ送信信号ＳＤをセッ
トして処理装置２へ送出する役目を果している。ＯＲゲ
ート４１〜４６、ＡＮＤゲート６１〜５９、およびＮＯ
ＴＯＲゲート４１れぞれ論理作用により上記各要素を制
御する。
次に、第１図に従ってシステムの書込み動作について説
明する。第１図において、処理装置２から信号線１４を
介して書込み要求が送出されるとＡＮＤゲート５２の出
力ＲＱが低レベルになる。
明する。第１図において、処理装置２から信号線１４を
介して書込み要求が送出されるとＡＮＤゲート５２の出
力ＲＱが低レベルになる。
そこで、ディレクトリ３２はアドレスバス１１上のアド
レスがディレクトリ中に登録されているか否かを調べＨ
ＩＴ信号またはＭＩＳＳ信号を発生させる。ヒツトした
場合にはＡＮＤゲート６６およびＯＲゲート４４．４５
が活性化され、キャッシュ書込み信号ＣＷＲがセットさ
れ、データバス１２上のデータはアドレスバス１１上の
アドレスおよびディレクトリｓ９からの指定に従ってキ
ャッシュ４に書込まれる。
レスがディレクトリ中に登録されているか否かを調べＨ
ＩＴ信号またはＭＩＳＳ信号を発生させる。ヒツトした
場合にはＡＮＤゲート６６およびＯＲゲート４４．４５
が活性化され、キャッシュ書込み信号ＣＷＲがセットさ
れ、データバス１２上のデータはアドレスバス１１上の
アドレスおよびディレクトリｓ９からの指定に従ってキ
ャッシュ４に書込まれる。
一方、ミスヒツトした場合には、通常はＡＮＤゲート５
８およびＯＲゲート４２が活性化され、信号線２４上の
主記憶書込み要求信号がセットされてデータバス１２．
２２上のデータがそれぞれ主記憶装置３に直接書込まれ
、キャッシュ４には書込まれない。しかし、この書込み
要求がプッシュ動作によるものであって、アドレス力β
×・・・・・Ｘ＋１１１００＃の形をとっているとき（
％ Ｘ Ｉは％Ｑ Ｉ、または１を表す）にはＡＮＤゲ
−）８１の出力ＦＰＳＨが低レベルになり、その結果、
ＡＮＤゲート５５およびＯＲゲート４１が活性化され、
置換制御部３３が起動される。置換。
８およびＯＲゲート４２が活性化され、信号線２４上の
主記憶書込み要求信号がセットされてデータバス１２．
２２上のデータがそれぞれ主記憶装置３に直接書込まれ
、キャッシュ４には書込まれない。しかし、この書込み
要求がプッシュ動作によるものであって、アドレス力β
×・・・・・Ｘ＋１１１００＃の形をとっているとき（
％ Ｘ Ｉは％Ｑ Ｉ、または１を表す）にはＡＮＤゲ
−）８１の出力ＦＰＳＨが低レベルになり、その結果、
ＡＮＤゲート５５およびＯＲゲート４１が活性化され、
置換制御部３３が起動される。置換。
制御部３ｓはキャッシュから追出すべきブロックを選択
し、そのブロックの変更フラグＭＦを調べる。変更フラ
グＭＦがセットされていると、ブロックストア制御部５
４が起動される。その結果、選択されたブロックがキャ
ッシュ４から主記憶装置３に格納される。次にＯＲゲー
）４４．’４ｇが活性化され、処理装置２から送られて
きたデータがキャッシュ４に書込まれる。また、ＯＲゲ
ート４５の出力により変更フラグＭＦがセットされる。
し、そのブロックの変更フラグＭＦを調べる。変更フラ
グＭＦがセットされていると、ブロックストア制御部５
４が起動される。その結果、選択されたブロックがキャ
ッシュ４から主記憶装置３に格納される。次にＯＲゲー
）４４．’４ｇが活性化され、処理装置２から送られて
きたデータがキャッシュ４に書込まれる。また、ＯＲゲ
ート４５の出力により変更フラグＭＦがセットされる。
これによって将来、このブロックが追出しの対象となっ
たときには、データが主記憶装置３に格納されることが
保証される。本実施例では、書込み要求でキャッシュミ
スが発生した場合、通常はキャッシュに書込まずに直接
、主記憶装置３に書込むものとしたが、主記憶装置墨か
らキャッシュ４にブロックロードした後に処理装置２か
ら供給されたデータをキャッシュ４に書くようにするこ
とも可能である。この場合、ブロックへの最初のプッシ
ュ動作のときにブロックロードをしないようにすること
により、本発明を適用することが可能である。
たときには、データが主記憶装置３に格納されることが
保証される。本実施例では、書込み要求でキャッシュミ
スが発生した場合、通常はキャッシュに書込まずに直接
、主記憶装置３に書込むものとしたが、主記憶装置墨か
らキャッシュ４にブロックロードした後に処理装置２か
ら供給されたデータをキャッシュ４に書くようにするこ
とも可能である。この場合、ブロックへの最初のプッシ
ュ動作のときにブロックロードをしないようにすること
により、本発明を適用することが可能である。
（発明′の効果）
本発明には以上説明したように、一つのブロックへの最
初のプッシュ動作の検、出を契機に主記憶装置へのデー
タの書込みや、主記憶装置からのブロックロードを回避
すること（よシ、システムの実効的なアクセス時間を短
縮することができるという効果がある。
・ １
初のプッシュ動作の検、出を契機に主記憶装置へのデー
タの書込みや、主記憶装置からのブロックロードを回避
すること（よシ、システムの実効的なアクセス時間を短
縮することができるという効果がある。
・ １
、第１図は、本発明によるキャッシュ制御方式を実現す
るための一実施例を示すブロック図である。 ・第２図は、スタックの。実、例、を示す説明図である
。 、１・俸・キャッシュ制御部 ２・・・処理装置 ３・・・主記憶装置 ４・・・キャッシュ ５・・・命令デコーダ ′３１・・・アドレス比較器 ３２・Φ・デ・イレクトリ ３３・・・置換制御部 ３４・゛・−プロン”クストア制御部 ３５・・・ブロックロード制御部 ４１〜４６・・・ＯＲゲート ５１〜・５９・・・ＡＮＤゲート 、７１・・−ＮＯ
Ｔゲ＝ト ・ １１ 、、 ＋’ Ｌ ２．”２．１・、２２・：・−
バ ス１３〜１６．２！１〜２５・・・信号線・
、、： ゛ ・ 特許出願人 日本電気株式会社゛ 代理人
弁理士 井） ロ 壽（Ｔ Ｐ′Ｉ、υ
（ａ）２２図
るための一実施例を示すブロック図である。 ・第２図は、スタックの。実、例、を示す説明図である
。 、１・俸・キャッシュ制御部 ２・・・処理装置 ３・・・主記憶装置 ４・・・キャッシュ ５・・・命令デコーダ ′３１・・・アドレス比較器 ３２・Φ・デ・イレクトリ ３３・・・置換制御部 ３４・゛・−プロン”クストア制御部 ３５・・・ブロックロード制御部 ４１〜４６・・・ＯＲゲート ５１〜・５９・・・ＡＮＤゲート 、７１・・−ＮＯ
Ｔゲ＝ト ・ １１ 、、 ＋’ Ｌ ２．”２．１・、２２・：・−
バ ス１３〜１６．２！１〜２５・・・信号線・
、、： ゛ ・ 特許出願人 日本電気株式会社゛ 代理人
弁理士 井） ロ 壽（Ｔ Ｐ′Ｉ、υ
（ａ）２２図
Claims (1)
- 処理装置、大容量記憶装置、キャッシュブロックを含む
キャッシュ、ならびにキャッシュ制御部から成り、スタ
ックによりデータを格納できる情報処理システムにより
実現されるキャッシュ制御方式において、前記スタック
のプッシュ動作を検出するための第１０検出手段を備え
、前記スタックのプッシュ動作が前記キャッシュブロッ
クへの最初のものであるか否かを検出するための第２の
検出手段と、前記処理装置からの書込み要求時にキャッ
シュミスが生じ、前記キャッシュミスが前記キャッシュ
ブロックへの最初のプッシュ動作であることが前記第１
および第２の検出手段により検出された場合には前記主
記憶装置から前記キャッシュへのブロックロードや前記
主記憶装置へのデータの書込みを行わず、前記キャッシ
ュ上に前記キャッシュブロックを確立して前記データを
前記キャッシュブロックにだけ記録するための制御手段
とを具備して構成したことを特徴とするキャッシュ制御
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071978A JPS61231641A (ja) | 1985-04-05 | 1985-04-05 | キヤツシユ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071978A JPS61231641A (ja) | 1985-04-05 | 1985-04-05 | キヤツシユ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61231641A true JPS61231641A (ja) | 1986-10-15 |
Family
ID=13476058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60071978A Pending JPS61231641A (ja) | 1985-04-05 | 1985-04-05 | キヤツシユ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61231641A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450559A (en) * | 1989-05-31 | 1995-09-12 | International Business Machines Corporation | Microcomputer system employing address offset mechanism to increase the supported cache memory capacity |
-
1985
- 1985-04-05 JP JP60071978A patent/JPS61231641A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5450559A (en) * | 1989-05-31 | 1995-09-12 | International Business Machines Corporation | Microcomputer system employing address offset mechanism to increase the supported cache memory capacity |
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