JPS5960552A - 周辺デ−タ記憶システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は周辺記憶システムに係り、更に詳細に説明すれ
ばランダム・アクセス式データ・キャッシュが磁気記憶
ディスク・ファイルまたは磁気記憶テープ・ファイルの
如き、より低速のノくツクアップ用記憶装置に対する見
かけ上の記憶を与えるような記憶階層に係る。

〔発明の背景〕

データ処理は常に、大量のデータを記憶するのに磁気テ
ープ装置および磁気ディスク装置のような周辺記憶装置
に依存している。このような周辺記憶装置からのデータ
は、要求に応じてデータ処理ユニットの主記憶に転送さ
する（米国特許第６２１７２９８号および第３２１８６
１　１号参照）その場合、データは主記憶の待行列に入
れらｎ、データを要求したコンピュータ・プログラムに
よって使用さ扛るのを待つ。データ・バッファの使用に
より周辺記憶装置の性能を向上させるという概念が米国
特許第２９６０６Ｂ’．号に示されている。この特許で
は、周辺データ記録装置とデータ処理ユニットの主記憶
との間に先入先出（Ｆ’ＩＦＯ）バッファを設け、この
バッファでデータを待行列化するようにしている。この
データ・バッファは周辺データ記録装置の機械的遅延を
データ処理ユニットからマスクするように作用する。し
かしながら、高い性能および大記憶容量に対する要求は
前記解決法のいずれによっても満足さｎていない。

米国特許第３５６９９３８号では、データ処理ユニット
および大量のデータを記憶する大容量記憶装置とともに
動作する高速記憶すなわちキャッシュを有することを特
徴とする周辺記憶階層の概念が示さｎている。高速記憶
と大容量記憶装置とに密接に連係する制御は、データ処
理ユニットからの要求に応答して、データ処理ユニット
によって次に使用さ汎ると予期さ扛るデータを高速記憶
に維持する。この制御は記憶マネージャと呼ばれ、大容
量記憶装置から高速記憶にデータをページ・インするこ
とに係るデータ・プロセッサからの要求に応答するとと
もに、所定のスペース割当および置換規則に従って逆方
向の要求にも応答する。

１つの実施レリでは、高速記憶は今日の半導体記憶に似
た磁気コアのランダム・アクセス記憶であった。大容量
記憶装置は磁気ディスク記憶または磁気テープ記憶であ
る。また、磁気ディスク記憶を磁気テープ記憶に対する
高速記憶として使用することもある。周辺記憶階層は接
続された複数のコンピュータとの間でデータを授受する
こともあつグと。米国特許第３６７０３０７号では、変
更さｎたデータのみを高速記憶から大容量記憶装置に転
送することにより２レベル記憶階層のオペレーションを
改善する方法が示さｎている。米国特許第６６７０５０
９号では、記憶階層の柔軟性の向上が示さ扛ている。す
なわち、複数のポート、つまりホスト接続機構が設けら
扛、各々のポートはそ扛自身の制御ヱ・よびアクセス要
求を待行列させる機能を有し、それによって２レベル記
憶階層の内部オペレーションを向上させるようにしてい
る。

米国特許第３６９９５３０号では、チャネル内にデータ
・バッファを置いて前記周辺記憶階層を更に改善してい
る。このデータ・バッファは先入先出バッファとして示
され、そこでデータは主記憶に割当てられろ前に待行列
に加えられる。米国特許第３　７　３　５．３　６　０
号では、チャネル内バツファの変更例が示され、各々の
プロセッサはそ扛自身のキャッシュを有する、すなわち
ＦＩＦＯバツファというよりはむしろ、キャッシュ・デ
ータを真に管理するバッファが各々のチャネルに設けら
扛る。米国特許第３８１２４７５号では、周辺記憶シス
テムをホストに接続するホスト接続機構が示さｎている
。米国特許第３８３９７０４号では、ディスク記憶装置
にキャッシュ・バッファを設け、データ処理ユニットの
入出力チャネルがこのキャツシュを介してディスク記憶
装置からのデータをアクセスするようにしている。米国
特許第４０５３７５２号では、更に精巧な記憶階層が示
され、複数のディスク記憶装置が自動テープ・ライブラ
リからデータを取込む。テープ・ライブラリと高速ディ
スク記憶装置との間のデータ転送は、両転送方向にデー
タを待行列させるＦＩＦＯバッファを介して行なわ牡る
。ホストの入出力チャネルと高速ディスク記憶装置の間
には小容量の直列化／非直列化バッファが接続さ扛る。

主記憶とプロセッサの間でキャッシュ転送を行なうとい
う発想もある。例えば、米国特許第４１８９７７０号で
は、一定のオペランド・データ転送中にキャッシュを選
択的にバイパスすることが示さ扛ている。米国特許第４
１５７５８６号では、主記憶のバックアップ記憶が更新
されるとき主記憶のキャッシュを更新するようにしてい
る。米国特許第４１５９５１７号では、プロセッサによ
ってキャッシュをアクセスする速度を測定し、主記憶の
データ転送を行なうようにタイムアウトをとりながら、
主記憶からキャッシュにデータを転送することが示さ扛
ている。米国特許第４１４２２６４号では、キャッシュ
は各々がディレクトリを有する複数のキャッシュで構成
さしている。米国特許第４０８４２３１号では、多重レ
ベル記憶階層ておけろコピーバック制御が示さ扛ている
。米国特許第４０２０４６６号は、上位記憶階層におけ
ろすべての変更を下位記憶階層にコビーノくツクするこ
とを示す。米国特許第３５８８８５９号では、変更され
たデータを記憶階層の上位から下位にできるだけ早く転
送するようにしている。

周辺システムは通常、複数の異なるタイプのコンピュー
タに接続さｎろ。従って、各々のタイプ。

のコンピュータの接続機構を再設計するよりはむしろ、
各種のコンピュータを各種の周辺システムに結合する、
いわゆるチャネルが開発さ扛ている。

チャネルによ扛ば、１つの周辺システムを複数の異なる
タイプのコンピュータに同時に接続することが可能であ
る。しかしながら、チャネルを設けてもコンピュータの
タイプによっては■１０またはチャネル・コマンドが異
なることがある。コマンドの各種のセットに適応するた
め周辺システムは各種の回路を有する。例えば、米国特
許第３７２１９６１号では、１つの周辺システムが異な
るコマンド・セットを有する各種のコンピュータに接続
さ扛る。開示さ扛た回路は、１つのコンピュータの回復
能力を別のコンピュータの回復能力にまで高めることに
よって、コンピュータの多様性に適応可能としている。

以上の技術のすべてをもってしても、より最適な動作を
行なう周辺記憶階層の発明が必要である。

データをより早くアクセスするとともにデータの保全性
（ｉｎｔｅｇｒｉｔｙ）を高めるように、前記記憶階層
の内部オペレーションを改善することが今なお強く望ま
扛ている。よりすぐ扛た能力を有する周辺装置を旧式で
低速のホストとともに動作させることも要求さ扛ている
。特に、入出力、チャネルのデータ転送容量はデータ速
度に相当な変動を有する。例えば、いわゆるストリーミ
ング・チャネルは６メガバイト／秒の転送能力を得るこ
とができるのに対して、旧式のチャネルは１５メガバイ
ト／秒以下の能力に過ぎないことがある。従って、新し
い装置が記憶階層に組込まれたとき、その記憶階層を高
速のチャネルだけではなく低速のチャネルにも接続可能
であることが望ましい。

そのような接続機構は効率的な記憶階層を与えるため種
々のデータ処理技術を必要とすることがある。

〔発明の概要〕

本発明の目的は、周辺記憶システムの内部データ処理能
力と接続チャネルのデータ転送能力との相対値に従って
、その内部オペレーションを自動的に調整するようにし
た周辺記憶システムを与えることである。

ある瞬間に周辺記憶システムよりも小さくないデータ転
送能力を有する経路、すなわちチャネルは、たとえホス
トと周辺装置の間のデータのキャッシュ転送が生じるこ
とがあっても、周辺装置を直接アクセスすることが望ま
しい。特定の局面においては、周辺装置に対する第１方
向のデータ転送は周辺装置に対し直接性なうことが望ま
しいのに対し、周辺装置からホストへの第２方向のデー
タ転送はキャッシュを介することが望ましい。周辺装置
のデータ転送速度よりも小さいデータ転送速度を有する
低速のチャネルを経由するデータ転送の場合は、すべて
の転送はキャッシュを介して行なわ扛る。内部オペレー
ションの選択はオペレーションごとに行なわｎ１データ
には関連しない。

更に、使用中のデータ処理ユニットは、キャッシュと周
辺装置の間に希望する動作関係を確立するため、周辺シ
ステムに意志表示信号を送る。この意志表示信号は高速
および低速のチャネルのために周辺システムによって異
なって解釈され、かくて効率および望ましい動作関係を
維持する。特に、選択的にキャッシュをバイパスするこ
とによって各種の内部制御が生じる。キャッシュの（記
憶）スペース管理のための内部制御は、前記具なるチャ
ネルを介するホストと周辺装置の間の信号転送によって
影響を受ける点を除き、高速および低速のチャネルに無
関係に行なわ扛る。

〔詳細説明〕

以下図面を参照して本発明の実施態様を説明するにあた
り、図面中の同じ参照番号は図面が異なっても同じ部分
および構造特性を示すことに注意さｎたい。第１図およ
び第２図において、周辺記憶システム１０は、ホスト（
または使用ユニット）１１に接続さ牡、ホスト１１およ
び周辺記憶ンステム１０に使用するデータ信号の受取り
および供給を行なう。周辺記憶システム１０の代表的な
適用例において、ホスト１１は複数の中央処理ユニツ）
（ＣＰＵ）から成る。ホスト１１にはハードウェアのＣ
Ｐ、Ｕで走行する仮想計算機またはそのセットを含むこ
とができる。ホスト１１はまたマルチ・プロセッサ、付
加処理装置を有する単一プロセッサ等である場合もある
。周辺記憶システム１０は、一般的な使用においては通
常、複数のホスト１１に接続されるのに対し、ベージン
グおよびスワツピングのための接続においては通常、１
つのホスト１１に接続される。

ベージング周辺記憶システム１ｏとホスト１１の間の通
信は、例えばＩＢＭ３７０シリーズのコンピュータの入
出力チャネルに従って構築される複数の入出力接続１２
を介して行なわれる。このような入出力接続は一般にチ
ャネルまたはサブチャネルとも呼ばわるが、こｎは当業
者には周知であるので詳細な説明は行なわない。ボスト
１１はデータ転送速度を変更しうる能力を有するＩ　／
　Ｏチャネルを備えている。高速チャネル１６は例えば
６メガバイト／秒またはそｎ以上の一定の最高データ速
度でホスト１１と周辺記憶システム１゜の間のデータ転
送を可能にする。低速チャネル１４は例えば７００キロ
バイト／秒、１．５メガバイト／秒等のより低速のデー
タ転送速度のデータ転送を可能にする。本発明にょｎば
、周辺記憶システム１０はこれらのチャネルの中のいず
ｎがのチャネルによって、高速または低速で効率的なデ
ータ転送を行なう。

周辺記憶システム１０は低速の直接アクセス記憶装置、
すなわち複数のＤＡＳＤ（またはバンクアップ記憶）１
６を有する。そｎぞれのＤＡＳＤ１６はＤＯｌＤｌ、・
・・・と表記さ扛ている。周辺記憶システム１０に関す
るホスト１１からのすべてのデータのアクセスおよびデ
ータの記憶はＤＡＳＤ１６をアドレス指定することによ
って行なわｎる。このアドレス指定は既知の入出力接続
１２のアーキテクチャを使用して行なわｎる。ある瞬間
にはホスト１１がＤＡＳＤ１６とデータを直接に授受す
るのに対し、他の時刻ではシステム記憶３０のキャッシ
ュ・バッファ４０がホスト１１とＤＡＳ、Ｉ）１６の間
に接続さｎる。（データ領域を迅速にアクセスする）性
能を高めろため、周辺Ｚステム制御６１は周辺記憶ノス
テムＩＤｆ：管理することにより、キャッシュ４０にホ
スト１１によってアクセスさ扛る見込みが最も大きいデ
ータが記憶さｎろようにする（このデータはＤＡＳＤ１
６に記憶されたデータの選択された部分的な写しである
）。キャッシュ４０は、そのデータ転送速度が周辺記憶
システム１０に接続さ牡ている最も高速なチャネルのホ
スト１１に対するデータ転送速度よりも小さくならない
ように構成さ扛る。

ＤＡＳ　Ｄ　１６のデータ転送速度はＤＡＳＤ　ｉ　６
によって使用可能な最低のチャネル・データ転送速度を
決定する。すなわち、所与のＤＡＳＤ　１６についてデ
ータ転送が開始さｎた後は、そのＤＡＳ、Ｄ１乙のデー
タ転送速度は接続されたすべてのユニットの非緩衝式デ
ータ転送の速度を決定する。

従って、高速チャネル１６または低速１４が、入出力接
続１２を介して所与０ＤＡＳＤＩ乙に対し直接動作する
ためには、当該チャネルはこのＤＡＳＤ１６のデータ転
送速度よりも小さくないデータ転送能力を持たなけｎば
ならない。また、ホスト１１の主記憶（図示せず）、ま
たは前記チャネルがＤＡＳＤ　１６との間でデータを送
受するのに使用することがある他の記憶は、最小限の大
きさのデータ信号ブロックを転送する能力がなけｎばな
らない。

新しいＤＡＳＤが開発さ扛るのに従って、データ転送速
度は一般に増大する。また、転送速度の速いこｎらの新
しいＤＡＳＤが、各種のホスト−これらのホストの中に
あるものは新しいＤＡＳＤよりも違いデータ転送速度を
有するＩ１０チャネルを有することがある−に接続さｎ
ることが望ましい。前記Ｉ１０チャネルは低速チャネル
１４と呼ばれるものである。これに対し、高速チャネル
１６はＤＡＳＤのデータ転送速度よりも遅くはないデー
タ転送速度を有するものである。また、本発明のように
、周辺記憶システム１０を高速および低速のチャネルに
接続してホスト１１によって使用される見込みが最も大
きいデータをキャッシュ４０に与えろとともに、ホスト
１１、高速チャネル１６およびＤＡＳＤ１６の間の直接
データ転速を選択的に許容することが望ましい。また、
本発明はホストのプログラミング要件を緩和するが、こ
扛は一定のデータ転送を処理するチャネルに連結さ汎た
周辺装置の最大データ転送速度に従って一定のチャネル
・コマンドを解釈することによって可能となるものであ
る。キャッシュ４０はＤＡＳＤｉ６と低速チャネル１４
の間の速度変更バッファとして作用する。本発明により
、周辺システム制御６１の動作は高速せたは低速チャネ
ルのいずれが周辺記憶システム１０とデータを現に授受
しているかによって変更さｎる。チャネルの動作は混在
可能である。例えば、高速チャネル１６がデータを周辺
記憶システム１Ｄに供給している間に、低速チャネル１
４は前記データを取吊すことができる。多重経路（ｍｕ
ｌｔｉｐａｔｈｉｎｇ）の環境においては、コマンドを
１つのチャネルを介して受取りながら、別のチャネルで
はデータ転送を行なうことができる。Ｉ１０コマンドの
一定のチェーン（このようなコマンド・チェーンはＩＢ
Ｍシリーズ３７０のコンピュータ等で使用される）の中
で転送さｎるデータに関して周辺記憶システム１０を現
在どのチャネルがアクセスしているかによって、周辺シ
ステム制御６１の動作が自動的に調整さｎる。このよう
に、周辺システム制御６１およびホスト１１は、周辺記
憶システム１０をホスト１１に接続するＩ１０チャネル
の相対的なデータ転送能力に関する周辺記憶システム１
０の知識およびホスト１１が供給した一定の意志表示信
号を除き、特定の制御構造を必要とせずに効率的に協同
動作を行なう。

周辺記憶システム１０−の記憶階層は半導体のランダム
・アクセス式システム記憶３０を含み、そしてこのシス
テム記憶３０はＤＡＳＤ１６のキャッシュとして指定さ
牡た部分４０を有する。周辺システム制御６１はホスト
１１から周辺コマンドを受取り、ＤＡＳＤ１６のアドレ
スに基づいてＤＡＳＤｉ６またはキャッシュ４０をアク
セスする。

キャッシュ４０とＤＡＳＤ１乙の間では周辺記憶システ
ム１０によってデータが自動的に転送される。こｎらの
転送では、ホスト１１とＤＡＳＤ１６の間の場合と同じ
既知の転送原理が使用される。

すなわち、ホスト１１は（キャッシュ４０をバイパスす
る）直接モードでＤＡＳＤ１６をアクセスするが、この
アクセスばＣＡＡ、ＣＡＢ、ＣＡＣおよびＣＡＤと個々
に表記さ扛たチャネル・アダプタ６２、ＤＡＣ（直接ア
クセス制御）５６を使用するバス７０、データ・フロー
回路６３、ＤＡＡ（装置アダプタ接続機構）３４および
ＤＣＡ（装置制御接続機構）３５を介して行なゎｆＬ７
）。受取られた周辺コマンド（チャ坏ルφコマンド・ワ
ードＣＣＷと呼は扛ることもある）は、このタイプの記
憶装置の制御として周知のように、周辺ソ／（テム制御
３１　Ｋよって解釈さ扛、ホスト１１とＤＡＳＤ１６の
間のデータ・フローの方向および他の機能を決定する。

すなわち、ホスト１１が１組の周辺コマンドによって制
御を行なっている間に、周辺システム制御３１はｃｃｗ
と同様な方法で構成される複数のＩＣＷ（内部コマンド
・ワード）を使用することによって、キャッシュ４ｏと
ＤＡＳＤ１乙の間のデータ転送を行なう。ｃｃｗに関し
てＩＣＷを変更することによって、一定のデータ転送効
率が得られる。Ｉｃｗは、チャネル・アダプタ３２を通
過する代りに、周辺システム制御３１の（システム記憶
３ｏを操作する）キャッシュ・アクセス制御、すなわち
ＣＡＣ６１から経路６６を介して直接ＤＡＣ５６に移動
する。ＤＡＣ５６はＣＣＷに応答するのと同じ方法でＩ
ＣＷに応答するのでその詳細は省略する。各々各々のＩ
ＣＷはＣＣＷのコマンド・バイトに相当するコマンド・
バイトを有する。若干のＩＣＷコマンドが追加されるこ
ともある。また、各々のＩＣｗはＣＣＷのコマンド修飾
バイトと類似のコマンド修飾バイトを有する。更に、各
々のＩＣＷはチェーン制御ピッ）「ｃＨＡＩＮＪを有し
、通常ボスト１１によってチャネル・アダプタ３２を介
して周辺システム制御６１に与えらｎるチェーン表示に
取って代る。（ホスト１１によるチェーン表示は最終ス
テータス・タイムにおけるタグ信号「サプレスアウト」
の供給である。）ＣＡＣ６１はタグ信号を使用しないか
ら、「チェーン」ビットを有するＩＣＷコマンド修飾バ
イトは前記タグ信号に取って代る。

キャッシュ４０はチャネル・アダプタ３２、バス４１を
介してホスト１１とのデータ信号を転送する。同様に、
ＤＡＳＤ　１６とのデータ信号の転送はデータ・フロー
回路６６、バス４２を介して行なわれろ。キャッシュ４
０とホスト１１の間、寸たはＤＡＳＤ１６の間の同時転
送が必要でないトキハ、バス４１および４２は１つのバ
スに統合さｎ、時分割でデータ転送に使用される。（数
メガバイトの）比較的大容量のキャッシュ４０をアクセ
スするには、ホストが供給した装置アドレスをシリンダ
およびレコード・アドレスＣＨＲとともにバス７２を介
してシステム記憶３０のハツシュ回路（図示せず）に転
送するＣＡＣ６１が必要である。ハツシュ回路−マイク
ロコードで実現することがある−はＤＡＳＤアドレスを
ハツシュ・クラス標識に変換する。キャッシュ４０の記
憶容量はＤＡＳＤ１６よりもずっと小さいから、ＤＡＳ
Ｄ１乙のアドレス範囲はハツシュ・クラスと呼ばわる複
数のクラスに集中さ扛、こ扛によりキャッシュ４０のア
クセスを容易にする。システム記憶３０における５ＩＴ
（分散インデックス・テーブル）４５はハツシュ・クラ
スの各々に対して１つのレジスタを有する。５ＩＴ４５
のレジスタの内容は、ＤＡＳＤ１６をアクセスするのに
用いるアドレスＤＣＨＲを保持するＤＩＲ（ディレクト
リ）４６に対するアドレス・ポインタである。

データがキャッシュ４０に記憶される場合、ＤＡＳＤ１
６のＤＣＨＲアドレスはキャッシュ４０のアドレスとと
もにＤＩＲ４３のエントリに記憶される。複数のＤＡＳ
Ｄ１６のアドレスは１つのハラツユ・クラスに対応する
から、−重連結されたハツシュ・クラスのリストがＤＩ
Ｒ４３のエントリに与えら汎、従ってハツシュを使用し
てキャッシュ４０を走査するには一定のハツシュ・クラ
ス内のエントリを走査することだけが必要である。

ＤＩＲ４３の内容に基づいて、キャッシュ４０は既知の
方法を用いてアクセスされる。ＤＩＲ４３に関係エント
リが発見さ扛ない場合は、キャッシュ・ミスが生ずるの
でＣＡＣ６１は、後に説明するように、キャッシュ４０
にスペースを別画ててホスト１１からデータを受取るか
、またはＤＡＳＤ１６とキャッシュ４０またはホスト１
１の間でデータを転送することが必要である。各々のＤ
ＡＳＤ１６の識別および動作ステータスはＤＣＢ（装置
制御ブロック）６２のレジスタのそｎぞれに保持さｎる
。

周辺システム制御ろ１は周辺記憶システム１０をホスト
１１に接続する在来の制御ユニットの部分を有する。例
えば、ＡＣＥ（アドレス／コマンド鑑定器）５０はバス
５１．５２．５６および５４を介してチャネル・アダプ
タ３２と交信し、ホスト１１からコマンド信号を受取る
とともにホスト１１にステータス信号を供給する。ＡＣ
Ｅ５０は受取ったＣＣＷを鑑定し、且つ周辺記憶システ
ム１０にコマンドの機能を実行するように指令するとと
もに、チェーン状態を表示し且つ周辺記憶システム１Ｄ
の他の部分からステータス信号を受取ってこ扛をホスト
１１に中継する。ＡＣＥ５０はＤＡＣ５６またはＣａＣ
６１のいず汎かに前記コマンドを供給する。ＤＡＣ５６
はＡＣＥ５Ｃｌに応答し、今日のＤＡＳＤ記憶装置の場
合のようにデータ・フロー回路６６を制御する。ＣａＣ
６１はＤＩＲ４３を探索するか、またはＩＣＷを使用し
てＤＡＣ５６を活性化する。

ＣａＣ６１がＤＩＲ４３のハツシュ・クラスのＤＡＳＤ
１６からキャッシュ４ｏへのデータ転送要求がバス６６
を介してＤＡＣ５６に送ら汎ろ。

バス６６の信号は前記要求をＤＡＣ５６に知らせＩＣＷ
を識別する。良好なマイクロコードの実施例では、後に
明らかになるように、バス６６を介して行なわれる転送
はマイクロコード制御の転送である。ＤＡＣ５６はポス
ト１１のｃｃｗに対する応答と同じ方法でＩＣＷに応答
する。ＣａＣ６１が要求したデータ転送が完了すると、
ＤＡＣ５６はバス６６を介してＣａＣ６１にステータス
信号を送る。その時点で、キャッシュ４ｏはポスト１１
に使用可能なデータを有することになる。この手順の後
は、低速チャネル１４を介して常にＤＡＳＤ　１６から
のデータが低速チャネル１４を介して転送さｎる。こｎ
らのデータ転送を効率的に処理ｆ７；ｙｆｃめ、１組の
Ｑ（待行列）レジスタ６７カｃ　Ａ　Ｃ６ｉ　Ｋ　ヨッ
テ要求すｎ−ｆｃＤ　Ａ　Ｓ　Ｄ関係ノオペレーション
を待行列させる。このようにして、ＤＡＣ５６はＤＡＳ
　Ｄ　１６に対する要求の待行列動作に関与することな
く、ポスト１１またはＣａＣ６１のいずれについても同
じように動作可能である。従って、ＤＡＣ５６は記憶階
層に関連して使用できるだけでなく、キャッシュ４ｏが
バイパスすなわち非活性化さｎたときにも同様に使用で
きる。

また、ＣａＣ６１は追加の制御を有する。例えば、ＡＤ
ＥＢレジスタ７６はＤＩＲ４３の１つのエントリ　−こ
のエン）　ｌ）によってＣａＣ２１が現在動作している
−を有する。すなわち、ＤＡＳＤ１６のアドレスがキャ
ッシュ・ヒツトを生せしめた場合、云いかえればキャッ
シュ４Ｇの一部分がホスト１１によって供給されるデー
タに割当てられた場合、ＡＤＥＢレジスタ７乙に前記エ
ントリを置くことによって、ＣａＣ２１のオペレーショ
ンが効率的に行なわｎる。ＤＩＲ４３けシステム記憶３
０の一部分であり、ＡＤＥＢレジスタ７乙にアクティブ
なエントリを置くことによってシステム記憶３ｏは解放
され、周辺７ステム制御３１とは無関係にバス４１およ
び４２によってデータを転送できる。

第２図は周辺システム制御３１にプログラム式妥イクロ
プロセッサ３ｉＰを使用する場合の本発明の良好な実施
例のブロック図である。バス７゜はチャネル・アダプタ
６２からデータ・フロー回路３３に接続さｎ、第１図の
場合と同じように動作する。バス４１および４２はそゎ
ぞれチャネル・アダプタ３２およびデータ・フロー回路
３３からシステム記憶３ｏに接続される。バス４１およ
び４２を１つのバスに統合し、こ扛を時分割化してデー
タ転送を行なうようにしてもよい。データ・フロー回路
３３およびシステム記憶３ｏの間のデータ転送を制御す
る際、プロセッサ３１Ｐはバス７１を介してデータ・フ
ロー回路３乙に制御信号を与え、バス７２を介してシス
テム記憶６ｏにアドレスおよび制御信号を与える。

プロセッサ３１ＰのオペレーションＵ、制御記憶７６に
記憶さ′ｎたマイクロコード・プログラムに従って行な
わｆ′Ｌる。制御記憶７３は書込可能であることが望ま
しいけｔども、その一部が書込可能で特定のプログラム
を保持する他の部分が読取専用であるようにしてもよい
。バス７４はプロセッサ３１Ｐを制御記憶７６に結合す
る。制御記憶７６には、ＡＣＥ５０の機能を実現するＡ
ＣＥプログラム５０Ｐ、ＤＡＣ５６の機能を実現するＤ
ＡＣプログラム５６Ｐ、ＣＡＣ６’１の機能を実現する
ＣＡＣプログラム６ＩＰ、および周辺記憶システム１０
のオペレーションに必要ナプログラムではあるが本発明
を理解するのには必要ではない他のプログラム、すなわ
ちＯＰプログラム７５が含まれる。プログラム５０Ｐ、
５＋６Ｐおよび６１Ｐを介して周辺記憶システム１０を
制御するためにプロセッサ３１Ｐによって使用されるレ
ジスタには、チャネル１６および１４との現在のデータ
転送に関するステータスおよび制御情報を保持する処の
ＣＣＢ（チャネル制御ブロック）６３、ＤＣＢ６２、Ｑ
レジスタ６７、ＡＤＥＢ７６．５ＩＴ４５、キャッシュ
４０に固定されたデータをリストする処の固定リスト６
０およびどのＤＡＳＤ１６が直接にアクセスさｎ（Ｄ＝
　ｉ　Ｌそしてどわがキャッシュ４０を介してアクセス
される（Ｄ＝０）かを一定のコマンド・チェーンで表示
する装置Ｄ２０が含ま扛る。ＤＣＢ６２および装置Ｄ２
０は本発明に特に関連する。キャッシュ４０が非常に大
容量の場合には、５ＩＴ４５をシステム記憶６０に記憶
させろことができ−る。性能を高めるため、５ＩＴ４５
のページを含む１組のレジスタを制御記憶７６に予約し
ておくことができろ。

２つの記憶ディレクタ寸たは中央ユニットを有し、その
各々が別個の周辺システム制御３１、周辺記憶システム
１０およびデータ保全目的を有する周辺システムでは、
システム記憶６０のような共通にアクセス可能な記憶装
置に一定の制御データ構造が記憶さ扛なけｎばならない
。こｎらの制御データ構造はＤＩＲ４３，５ＩＴ４５お
よび固定リスト６０を含む。

第３図は第１図および第２図に示すンステムで本発明が
実施されろ環境を理解するのに役立つマシン・オペレー
ションの概要を示す。参照番号８０〜８７．９０・およ
び９１は周辺コマンドの１つのチェーン内の入出力オペ
レーションを参照する。

多くのコンピュータでハ、コマントノチェーンはｆ＆Ｒ
ステータス報告時にホストから周辺システムへ与えら扛
る「サプレスアウト」と呼ばｎるタグ信号によって指示
さ扛る。最終ステータスの時点における「サプレスアウ
ト」タグ信号の除去はステップ９１で示すようにチェー
ンの終了を表わす。

各々のチェーンはステップ８０に示すようにいわゆるモ
ードセット・コマンドによって開始される。

モードセット・コマンドはホスト１１から周辺記憶シス
テム１０に制御信号を供給することにより、実行すべき
オペレーションの種類と、コマンド・チェーン中のコマ
ンドの一部分をいかに解釈すべきかということを周辺記
憶７ステム１０に指示する。モードセント・コマンドは
複数のチェーンにわたって延在するようなモードをセッ
トすることがある。従って、あらゆるコマンド・チェー
ンをモードセット・コマンドで開始する必要はない。

更に、一定の制限内では、モードセット・コマントヲコ
マンド・チェーン中の他のコマンドの間に点在させて周
辺記憶システム１０のオペレーション・モードを変更す
ることができる。典型的なモードセット・コマンドにつ
いては第５図に関連して後述する。

ＤＡＳＤ環境において、ホスト１１はステップ８１でシ
ーク・コマンドを送り、次のデータ転送コマンドを収容
するようにＤＡＳＤの放射状ヘッド位置の調整を周辺記
憶システム１０に指示する。

例えば、シーク・コマンドによって、ＤＡＳＤの記憶表
面の特定のシリンダ（放射状の１つの位置の全トラック
）に対するヘッドがシークされろ。

ステップ８１のシーク・コマンドによってトラックのシ
リンダがアクセスさｎると、ステップ８３で、記録表面
の回転位置がセクタ・セット・コマンドによってセット
される。続いて、ステップ８４で、ステップ８３のセク
タ・セット・コマンドによって概略的に指示さ′ｎた一
定の回転位置のレコードを探索コマンドによって識別す
る。次にステップ８５で、アクセス・コマンドによって
データ記憶領域のアクセスが行なわれる。アクセス・コ
マンドは読取コマンドまたは書込コマンドである場合が
ある。ステップ８６．８４および８５の機能はまとめて
トラックに対する「参照」８２と呼ばれる。このような
参照はステップ８０のモードセット・コマンドの制御情
報およびステップ８５のオペレーションの種類と共同し
て、後に明らかになるように、周辺記憶システム１０の
内部オペレーションを制御する作用を有する。

本発明においては、キャッシュ４０またはＤＡＳＤ１６
のデータ記憶領域のいすｎかに対するアクセスの制御は
、ステップ８６で示す一定のプリアクセス・コマンドな
らびにステップ８７で示すポストアクセス・コマンドの
実行を必要とする。

前記アクセス・コマンドについては後に第７図および第
８図のマシン・オペレーションに関連シて説明する。参
照番号９０は一連の複数の読取およヒ書込コマンドが１
つのコマンド・チェーン内に存在することを表わす。ス
テップ９１でチェーン終了が検出される。次に、本発明
に従って、一定のポストチェーン・オペレーションがス
テップ９２で行なわ扛る。このオペレーションは第９図
に示さ扛ている。ポストチェーン・オペレーションとい
う用語は１つのコマンド・チェーンの終了と次のコマン
ド・チェーンの開始の間にオペレーションが開始さｎる
ことを意味する。周辺記憶システム１０における非同期
的なデータ転送（例えばキャッシュ４０とＤＡＳＤ１６
の間の転送）の数を減少させるために、ポストチェーン
・オペレーゾヨ／９２は、次の入出力開始（ｓＩＯ）命
令がホスト１１から受取られるまで、しかも次のチェー
ンの最初のコマンドが実行される前まで、延期さｎるこ
とがある。代替的に、ポストチェーン・オペレーション
９２はステップ９１におけるチェーン終了の検出直後に
行なわｎることもある。ポストチェーン−オペレーショ
ン９２はステップ９６で非同期オペレーションをスケジ
ュールし、セットアツプする。前記非同期オペレーショ
ンには、次の読取コマンドをホスト１１から受取る準備
としてＤＡＳＤ１６からキャッシュ４０ヘデータを転送
スるオペレーション、キャッシュ４０のスペース管理に
関連して、またはホスト１１から受取った一定の制御信
号に応答してキャッシュ４０かもＤＡＳＤ　１６へデー
タを転送するオペレーション、および後に明らかになる
その他のオペレーションが含ま扛る。

第４図は本発明によって使用されるＤ　Ｉ　Ｒ４，３お
よびＤＣＢ６２のデータ構造を示す。ＤＩＲ４６には複
数のアドレス可能なレジスタ１００が含″？ｉｎ、こ扛
らのレジスタはンステム記憶３０に存在するのが望まし
い。キャッシュ４００割当可能部分ごとに１つのレジス
タ１００がある。バックアップ記憶１６がＤＡＳＤを含
む場合、前記割当可能部分はＤＡＳＤの１データ・トラ
ックの内容を記憶するのに必要な記憶領域の広さである
ことが望ましい。他の構成では、ＤＡＳＤの１データ・
トラックは複数のセグメントすなわちレコード領域に区
分されることがある。レコード領域が固定長である場合
、キャツ／ユ４０の割当可能記憶スペースを前記レコー
ド領域の大きさに設定することができる。いかなる場合
でも、キャッシュ４０の各々の割当可能記憶領域−これ
はまたアドレス可能単位であるーごとに１つのレジスタ
１００がある。レジスタ１００のＨＬ（ハツシュ・クラ
ス連結リス））１０１は一重連結リストを構成し、ハツ
シュ・クラスすなわちバックアップ記憶１６のアドレス
指定構造に基づくキャッシュ４０のアドレス指定セグメ
ントを識別する。前記ハツシュ・アドレス指定は既知の
技術であるので詳細な説明は省略する。インデックス１
０２はＨＬｌｏｌによるハツシュ・アドレスなしでＤＩ
Ｒ４ろのレジスタ１００を識別するのに有用である。

ＤＡＤＤＲ１０３はキャッシュ４０に記憶さｎたデータ
を含むバックアップ記憶１６の装置アドレスを有する。

前記アドレスには、アドレスされているＤＡＳＤの名称
、シリンダ・アドレスＣＣ１ヘッドまたはレコード表面
アドレスＨＨおよびレコード番号が、必要に応じて含ま
ｎる。ＣＡＤＤＲ１０４には、そ扛ぞｎのレジスタ１０
０のエントリによって表わさ扛るデータを記憶する、キ
ャッシュ４０におけるアドレスが含まれる。ＬＲＵ１０
５はキャッシュ４０に記憶したデータ内容の置換を制御
する際に有用なレジスタ１０Ｄの各々にあるエン）　ｌ
）を有する二重連結さｆ’Ｌ　ｆｌリストの部分である
。二重連結さ、ｆ′したりストの一方の端はキャッシュ
４０の割当可能記憶領域のうちＬＲＵ（Ｌｅａｓｔ　　
Ｒｅｃｅｎｔｌｙ　Ｕｓｅｄ）領域であり、二重連結リ
ストの他方の端はキャッシュ４０の割当可能記憶領域の
うちＭＲＵ（Ｍｏｓｔ　　ＲｅｃｅｎｔｌｙＵｓｅｄ）
領域である。ＬＲＵ二重連結リストの更新は既知の技術
であるので詳細な説明は省略する。

Ｍビット１Ｄ６は、キャッシュ４０の指示されたデータ
内容が使用ユニット１１から受取ったデータによって変
更さｎ且つＤＡＳ　Ｄ　１６における対応するコピーが
まだ更新されていないかどうかを表わす。このビットは
後述のＤＣＢ６２におけるＴＡＶ（トラック活動ベクト
ル）１２２に対応する。Ｐピット１０７は部分トランク
すなわちレコードがキャッシュ４０に記憶されているか
どうかを表わす。前記部分トラックは一定のセクタ（例
えば、ステップ８３のセクタ・コマンドで指示さｎた回
転位置）で開始するトラックからトラックの終了（イン
デックス）までデータを含むことがある。トラックの開
始すなわちフロント位置はキャッシュ４０には存在しな
い。Ｂピッ）１０Ｂは、レジスタ１００によって指示さ
した記憶領域のデータ内容をキャツ／ユ４０に維持（固
定ンすべきことを知らせる信号を使用ユニット１１が周
辺記憶システム１０に送ったことを表示する。既知の周
辺コマンド手順を使用してＢビット１０８を消すための
後続信号を使用ユニット１１を与えると、Ｂビット１０
８を変更することができる。

Ｍピッ）１０６がリセットさ汎ろのは、バックアップ記
憶１６にデータを降格（ｄｅｍｏｔｔｏｎ）する場合の
ように、記憶さｎた特定のデータに関して、キャッシュ
４０とバックアップ記憶１６の内容力等しくされる場合
である。

第４図のＤＣＢ６２は制御記憶７３におけるように、プ
ログラム式プロセッサ３１Ｐ内に記憶される。ＡＣＥ５
Ｄ、ＤＡＣ５６およびＣＡＣ６１は記憶階層を制御する
際、ＤＣＢ６２をアクセスする。バックアップ記憶にお
けるアドレス可能なりＡＳＤ　１６の各々ごとに１つの
エントリまたはレジスタ・セット１１０がある。最初の
部分であるＣＣＲｉ　１１はそｎぞｔのレジスタ・セッ
ト１１Ｄによって指示さｎたＤＡＳＤ１６に関連するオ
ペレーションについてＣＣＲＣｆヤニ＋ル・コマンド再
試行）がホスト１１に送ら扛たかどうかを表わす。タリ
ー（ｔａｌｌｙ）　１１２は、後述するようにアドレス
さｎたＤＡＳＤ１乙に関連する現在のコマンド・チェー
ンの書込コマンドの記録を含む。コマンド／アドレス１
１３はアドレスさｎたＤＡＳＤ１乙に関連してチェーン
さ扛た現在の周辺オペレーションの間に使用ユニット１
１から受取った現コマンドを含む。代替的に、各々の使
用さｎたＣ　ＣＪ（Ｈ探索用アドレスを使用ユニット１
１から現在のコマンド・チェーンの間に受取った最後の
コマンドの識別とともに記録してもよい。

チャネル１１４はどのチャネル・アダプタ６２が現在コ
マンドを受取ったかを示すビット有意セクションである
。この制御は周辺オペレーションの間に高速および低速
のチャネルを識別するのに使用される。ＣＣ１１５は現
在アクセスされているトラックのシリンダのシリンダ・
アドレスを含む。

ＷＲ１ｉ６は周辺オペレーションのチェーン中テ書込オ
ペレーションが行なわｆ′したかどうかを表わす。書込
オペレーションの種類は夕１）　−１１２に表示さｆＬ
７）。ＭＴビット１１７は現在のコマンド・チェーンｆ
ＭＴ（多重１−ラック）オベレー・ノヨンが行なわ牡た
かどうかを表わす。すなわち、周辺コマンドは一定のシ
リンダ・アドレス（ＣＣ）で複数のレコード・トラック
からのデータ転送を要求することがあるからである。Ｄ
ビット１１８は、チェーンさ扛た周辺オペレーションの
間に、キャッシュ・ミスを原因とするようなりＡＳＤ１
乙に対する直接モードのアクセスが行なわれたかどうか
を示す。すなわち、もしキャッシュ４０が高速チャネル
１６からの（読取または書込の）データ・アクセス要求
をサービスするために割当さｎるスペースを持たないな
らば（キャラ・／ユ・ミス）、前記ＣＣの範囲内でノく
ツクアップ記憶１６のデータに対する直接アクセスは現
在の要求を満足させるとともに、シリンダ内およびチェ
ーンさ扛た周辺オペレーション内のすべての後続するア
クセスも満足させる。Ｃビット１２０はキャッシュ４０
がアクセスさ扛たか又はアクセスさｎようとしていたか
どうかを表わす（米国特許第４０７５６８６号で開示さ
れたようなキャッシュ・）（イパス・モードと反対のキ
ャッシュ・オペレーティング・モード）。Ｄビット１１
８およびＣビット１２０がともに１にセットさ扛ると、
キャッシュ・ミスが表示され、ミス・ビット１２７に記
録すわる。Ｆビット１２１は現在アクティブなチャネル
・アダプタ６２が高速チャネル１６に接続されているか
（Ｆ−１の場合）、又は低速チャネル１４に接続さｎて
いる（Ｆ＝０の場合）ことを指示する。

ＴＡＶ（トラック活動ベクトル）１２２は前記トラック
のシリンダ・セットにおけるレコード・トラックごとに
１つのビット位置を有する。このビットは現在のコマン
ド・チェーンの間にどのトラックが書込まれたかを表示
する。ＣＣ１１５ｉＺ一定である限り、ＴＡＶ１２２に
含ま牡ろビット・パターンは周辺記憶システム１０に書
込まれているデータを受取ったのはＤＡＳＩ）１６のど
のトラックかを示す。ＴＡＶ１２２は各々の書込コマン
ドの実行によって通常の方法で更新さｎろ。チャネルＤ
Ｃ１２３はチャネル・アダフリ６２の各々に対して１ビ
ツトを有するフィールドである。

このビットはチェインが連続している間持続することが
ある。高速チャネル１３についてチャネルＤＣ１２３は
、チャネル・アダフリろ２によって示さ扛るような一定
のチャネルに関してアドレスさｎたＤＡＳＤｌ６に対す
るキャッシュ転送の非活性化を指示する。ＤＡＳＤ　１
６に記憶さｎたデータがキャッシュ４０に昇格（ｐｒｏ
ｍｏｔｉｏｎ）さｎないのは、このＤＡＳＤｌ６に対し
てキャッシュ転送が非活性化されなければならないこと
（チャネルＤＣ＝１）が接続中のホスト１１によって指
示さｎた場合である。代案として、特定０ＤＡＳＤ１乙
に対するキャッシュ転送が非活性化さｔねばならないこ
とを示す信号が接続中のホスト１１からすべてのチャネ
ル・アダプタ３２に適用さ扛ろことがある。すなわち、
このような場合にはキャッシュ４０はアドレス指定され
たＤＡＳＤ　１６への参照のすべてに対して使用不可能
である。

後者の場合、キャッシュ転送の非活性化に関するチャネ
ル・マスクは不要である。低速チャネル１４に対するキ
ャッシュ転送の非活性化は、低速チャネルに対するキャ
ッシュ４０における参照のすべてがＬＲＵにさｎる、す
なわち最初に置換えられるという結果を導く。

同様に、チャネルＩＣ１２４はＤＡＳＤｌ乙に対するキ
ャッシュ転送の禁止を指示する。すなわち、現在のコマ
ンド・チェーンによって行なわれるＤＡＳＤ　１６に対
するデータ・アクセス参照は、どのトラックをもキャッ
シュ４０への昇格候補にしないのである。前記ホスト１
１の参照はキャッシュ４０への単独参照であるか、また
はキャッシュ４０を十分利用できないグループ参照のい
ずｎかである。例えば、キャッシュ転送による利益を受
けない参照パターンは、大きい１組のトラックにわたっ
て無作為に拡がるようなアクセス参照である。すなわち
、周辺記憶システム１０は性能を高めるため、どのデー
タをキャッシュ４０に昇格させるべきか予測できない。

また、コマンド・チェーンがＤＡＳＤ　１６の動作特注
に対して最適化されており、そして転送中のデータ量が
太きいときは（例えば、複数トラックを高速度で転送さ
せろようなメモリ・ダンプの場合）、キャッシュ転送に
よる利益を受けないであろう。キャッシュ・ローディン
グ禁止の間に行なわれろＤＡＳＤ参照が一連の書込オペ
レーションであり、そしてこ扛に続いてＩＣ属性が適用
されろ前記のようなコマンド・チェーンが完了した場合
、キャッシュ４０に現に記憶さ扛ているデータを、前記
コマンド・チェーンによって実行さ扛たＤＡＳＤｌ　６
の更新に一致させることを除いて、ＤＡＳＤ　１６から
のデータがキャッシュ４０に昇格されることはない。例
えば、Ｂビット１０８によってキャッシュ４０に固定さ
扛たデータはどれも更新さｎろので、キャッシュ４０の
コピーとＤＡＳＤ１６のコピーの間にはデータの一致関
係が存在する。もし現在のコマンド・チェーンが、参照
さ扛た最後のトラックのみを変更し且つそのトラックの
イメージが現在のＤＡＳＤ内容に一致していないならば
、次の２つの場合、すなわち順次データが処理さｎてい
る場合、または現在のコマンド・チェーンで複数の書込
オペレーションが生じた場合を除き、キャッシュ４０に
あるそのトラック・イメージはＤＡＳＤｉ乙の内容によ
って更新される。

コマンド・チェーン実行の結果、ＤＡＳＤ１乙のデータ
と一致しなくなったデータ・コピーはキャッシュ４０か
ら降格される。ＩＣ属性は現在の参照パターンの特性で
あって、データそれ自体の特性ではない。従って、キャ
ッシュ４０内にイメージを有するＤＡＳＤ）ラックに対
するＩＣ属性を伴なうアクセスはその特定データがキャ
ッシュから降格さ扛なけｎばならないという表示ではな
い。すなわち、他のある参照がそのデータ・イメージを
キャッシュ４０に昇格させていることもある。また、Ｉ
Ｃ属性はそれ以前のデータ昇格が正しくなかったことを
表示するものでもない。従って、キャッシュ４０のデー
タ・コピーは、あたかもＩＣ属性の参照が生じなかった
かのように、置換アルゴリズムに従ってキャッシュ内に
存在し続けなけｎばならない。そのため、キャッシュ４
０内のデータ・イメージに関するＩＣ属性によって、Ｌ
ＲＵＩＪスト中のそのデータの位置が調整さ扛ろことは
ない。前記はすべて高速チャネル１６のオペレーション
に関連する。低速チャネル１４の場合は、アクティブの
ＩＣ属性を有するコマンド・チェーンを実行している間
にキャッシュ４０に到着するデータはＬ　ＲＵ　＋、１
ストの最下部で識別さｎ、従ってこのデータは置換さ扛
る候補になる可能性が大きくなる。アドレスされたＤＡ
ＳＤ１６に関連するデータがキャッシュ４０内にあった
としても、このデータが当該ＤＡＳＤ　ｉ　６の現在の
参照の結果としてキャッシュ４０に置かｔ″したもので
はなけ扛ば、このデータは前述の制御を受けない。

ＢＣビット１２５は現在のコマンド・チェーンについて
キャッシュ４０がバイパスさｎなけ扛ばならないことを
表示する。ＢＣビット１２５がモードセット・コマンド
で指定さ扛る場合、゛現在のコマンド・チェーンの間、
ホスト１１は、あたかもキャッシュ４０が存在しなかっ
たかのように、ＤＡＳＤ１乙に直接働きかける。ＤＩＲ
４３の探索は行なわ扛ない。ＤＡＳＤ１６内のトラック
を参照した場合、そのデータのコピーが偶々キャッシュ
４０にあることが判ったとしても、置換アルゴリズムＬ
ＲＵリストの配列が調整さ扛ることはない。前記モード
では、アクティブなりＣ属性に従属してコマンド・チェ
ーン内のすべての書込コマンドを禁止することが望まし
い。その理由はデータの保全性である。ＢＣ属性の間、
書込コマンドによって、キャッシュ４０を更新せずにデ
ータがＤＡＳＤＭ）に記録されることがある。その結果
、周辺記憶システム１０に不一致のデータ・コピーが存
在することになり、データの保全性が失わｎろ。前記の
内容は高速チャネル１６のオペレーションにも当てはま
る。常にキャッシュ４０の使用を必要とする低速チャネ
ル１４については、キャッシュ・バイパス属性に従属す
るすべてのデータはＬＲＵデータとして識別さ扛、従っ
てかかるデータは置換されろ候補になる可能性が最も大
きくなる。前述のように、高速チャネル１５のオペレー
ションでは、キャッシュ４０の一定の使用に関する制御
は一定の効果、すなわち実際にキャッシュ４０の使用を
回避しようとする効果を有する。周辺記憶システム１０
が低速チャイ・ル１４に接続さｎる場合、前記キャッシ
ュ使用属性によって、関連データはＬＲＵ、すなわち最
善の置換候補にな７：ｌ。

チャネルＳＥＱフィールド１２６はビット有意フィール
ドであって、現在のコマンド・チェーン内でどのチャネ
ル・アダプタが逐次データを転送すべきかを指示する（
コマンド・チェーンが終了する毎にビットはリセットさ
扛る）。コマンド・チェーン内で高速チャネル１３およ
び低速チャネル１４によるオペレーションにおける逐次
データ制御の作用については後に説明する。第４図に示
す２つのデータ構造には、本発明の理解に無関係である
が、記憶階層を動作させるには望ましいことがある他の
制御も含まれている。

第５図は第３図のステップ８０に示すように、コマンド
・チェーンの最初のコマンドとして受取ったモードセッ
ト・コマンドを示す。前記モードセント・コマンドはコ
マンド・チェーン内でいつでも受取ることができる。後
に明らかになるように、前記モードセット・コマンドが
周辺記憶システム１０に及ぼす作用はコマンド・チェー
７　内（７）その位置に応じて変える。実際のモードセ
ット・コマンドの構造１３０には、アドレスさ扛ている
ＤＡＳＤＩ６を識別するＤＡＤＤＲ１３１のフィールド
が含まｎる。このフィールドはＩ１０接続１２を介して
送ら扛た最初のバイトである。このようなりＡＤＤＲ信
号は「アドレスアウト」タグ信号がホスト１１によって
供給さｎているとき供給される。前記信号はＩＢＭシス
テム６６０または６７０の入出力インタフェースの一部
分を形成しており、この理由で図面には示さ牡ていない
。

コマンド・バイト１３２ｉｄコマンドがモードセット・
コマンドであることを識別する。複数のビット１３３〜
１３８は周辺記憶システム１ｏで使用されるコマンド修
飾バイトに含まれ、周辺記憶システム１０のオペレーシ
ョン・モードを変更する。

こ扛らのビットが０を示すときは通常のオペレーション
・モードである。任意のビットが１にセットされると、
周辺記憶システム１ｏのオペレーションが下記に示すよ
うに変更される。Ｂビット１３ろが１にセットされると
、エクステント・フィー／ｉ、）”１３９で定義さ、ｆ
′したデータのすべてをキャッシュ４０に固定すること
が指示される。モードセット・コマンドの実行によって
、エクステント・フィールド１３９によって識別された
データが制御記憶７６に含まｎた固定リスト６０　（第
２図）に入れら九るとともにＤＩＲ４３（第４図）のＢ
ビット１０８をセットする。モードセット・コマンド実
行の一部分として、前記データがＤＡＳＤＩ６からキャ
ッシュ４０に昇格される。ＵＢビット１３３Ａはエクス
テント・フィールド１６９で定義されたデータをキャッ
シュ４０かも解放することを指示する。Ｂピット１０８
は解放コマンドを表わすためにり゛セットさ扛る。Ｂビ
ット１３３とＵＢピッ）１５３Ａは決して同時にはセッ
トされない。もし両者がリセットさ′ｎｔ″Ｌば、固定
も解放も行なわれない。ＳＥＱビット１３４は次のいく
つかのデータ転送が大部分逐次データであることを表示
する。このビットに応じて現在のコマンド・チェーンの
期間にチャネルＳＥＱフィールド１２６が変更さ扛るが
、こｎは現在のモードセット・コマンドを受取ったとき
に経由したチャネル・アダプタ３２に従って行なわ扛る
。ＩＣビット１３５は第４図のＤＣＢ６２にあるチャネ
ルＩＣ１２４の対応ビットをセットする。同様に、ＢＣ
ビット１５６およびＤＣビット１３７によって、ＢＣビ
ット１２５およびチャネルＤＣビット１２ろがそｎぞ扛
のチャネル・アダプタ６２に対してアクティブ状態にセ
ットさｎる。ＤＳＳ１３８はキャッシュ４０を含むシス
テム記憶３０を非活性化すべきことを指示する。周辺記
憶システム１０は診断手順を使用することによって、シ
ステム記憶３０を非活性化し、以てデータの保全性を失
わないようにする。参照番号１４０はアクセスの上限お
よび下限の確立、ＤＡＳＤＩ　６への書込みを制御する
ファイル・マスクの設定等のように、モードセット・コ
マンドに関連して他のフィールドが使用さ扛ることがあ
ることを示す。こ扛らのモードセット制御はすべて本発
明の理解には関係がない。

ホスト１１によって供給さ扛たモードセット・コマンド
は通常の方法でチャネル・アダプタ５２を介して周辺記
憶システム１０に送ら扛る。ＡＣＥ５０はバス５１〜５
４の１つを介して前記モードセット・コマンドを受取る
。前記コマンドは既知の方法を用いて解読さ扛、鑑定さ
れる。ＡＣＥ５０はモードセット・コマンドを識別する
と、受取ったコマンドおよびコマンド修飾データを、第
６図のマシン・オペレーション・チャートに示すように
実行するＣＡＣプログラム６１Ｐに与える。

プロセッサ３１Ｐ中のプログラムであるＣＡＣ６１Ｐは
ステップ１４５でモードセット・コマンドを受取る。ス
テップ１４６で、Ｂビット１３３（第５図）が検査さ汎
る。Ｂビット１６６はエクステント・フィールド１３９
で定義さｎたデータがキャッシュ４０に固定されるべき
ことを周辺記憶システム１０に指示する。もしＢピット
１３３が口であｎば、現在キャッシュ４ｏに固定されで
いろデータの解放が可能である。ステップ１４６Ａで、
ＵＢビット１３３Ａが検査される。もし前記ビットがＯ
ならば、固定ステータスに変更はなく、プロセッサ３１
Ｐは論理経路１４９に進む。もし前記ビットが１ならば
、ステップ１４７でプロセッサ３１ＰはＤＩ　Ｒ４３を
検査することによりエクステント・フィールド１６９で
指示さ扛たデータを解放すべきか否かを決定する。ステ
ップ１４７で、ＤＩＲ４３は（エクステント・フィール
ド１ろ９を使用して）検査される。この結果、エクステ
ント・フィールドで指示さｎた１つ以上のトラックをア
ドレスして、そ扛ぞ扛のＢビット１０８（第４図）を検
査することにより、現在ＤＩＲ４６にどのデータが固定
されているかを確認することができる。ステップ１４７
の走査によって識別さｎたＤＩＲ４３のデータのすべて
は、ステップ１４８でＬ　ＲＵ　ｌ）ストに加えら扛る
。すなわち、キャッシュ４０にデータを有するＤＡＳＤ
１６のトラックの全部がＬＲＵにされる（ＴＲＫ＝ＬＲ
Ｕ）。この動作は、エクステント・フィールド１３９で
指示されたトラックを、ＤＩＲ４３（第４図）のセクシ
ョン１０５にある二重連結さｎたりストのＬＲＵ入力に
加えろことによって行なわれる。もしＤＩＲ４３に固定
さ牡たデータがなけ扛ば、ステップ１４８は省略され、
プロセッサ６１Ｐ（ＣＡＣ６１）は論理経路１４９を経
て後述の動作を実行することになる。

Ｂビット１３３が１のとき、ステップ１５０でエクステ
ント・フィールド１３９が走査さ扛る。

もしエクステント・フィールド１３９が０ならば、エラ
ー状態がステップ１４４で記録され、ホスト１１に報告
さ牡る。モードセント・コマンドの実行でエラーを生じ
たとき、オプションとしてステップ１４４から抜は出る
ことが可能である。再びステップ１５０を参照するに、
エクステント・フィールド１６９の内容に基づいてＤＩ
Ｒ４３が走査され、かくてＤＩＲ４５にエントリを有し
且つエクステント・フィールド１６９でも識別される各
トラックが探索される。プロセッサ３１Ｐはステップ１
５２でＤＩＲ４３をアクセスし、エクステント・フィー
ルド１６９で表示さｎたデータを識別するそれぞｎのデ
ィレクトリ・エントリのＢビット１０８をセットして該
データをＤＩＲ４３に固定する。ステップ１５０の結果
がキャッシュ・ミスの場合、すなわち現在キャッシュ４
０に存在しないデータをキャッシュ４０に固定すること
が要求さｎた場合には、ステップ１５１で、プロセッサ
３１Ｐはモードセット・コマンドによってアドレスさ扛
たＤＡＳＤ　１６からのデータの昇格をスケジュールし
、ＤＩＲ４３０Ｂビット１０８を１にセットして昇格さ
れたデータをキャッシュ４０に固定できるようにする。

前記データ昇格はモードセット・コマンドの完了前に行
なうことが望ましい。というのは、このようにすｎば、
所望の固定データが該コマンドの完了前にキャッシュ４
０に存在することをホスト１１に対し保証することがで
きるからである。代案として、モードセット・コマンド
が存在する現在のコマンド・チェーンの完了時にデータ
昇格を非同期にスケジュールすることも可能である。従
って、ステップ１５１は、昇格されるデータをスケジュ
ールすることだけではなく、アドレスさｆ′したＤＡＳ
Ｄ１６からキャッシュ４０へのデータ信号の実際の転送
をも表わしている。

受取ったモードセット・コマンドの順次データを表わす
ＳＥＱビット１３４はステップ１６０で検査される。一
定のコマンド・チェーンに対する順次データが表示さ扛
る場合、ステップ１６１で、プロセッサ３１ＰはＤＣＢ
６２をアクセスし、モードセット・コマンドを受取った
際に経由したチャネル・アダプタ３２に対応するチャネ
ル５ＥＱ１２６をセットする。例えば、周辺記憶システ
ム１０は４個のチャネル・アダゲタＣＡＡ〜ＣＡＤを有
する（第２図）。この場合、チャネルＩＣフィールド２
６は各チャネル・アダフリごとに１ビツト、計４ビット
を有する。チャネル・フィールド１１４は、そｎぞｎの
チャネル・アダプタＣＡＡ〜ＣＡＤからコマンドを受取
る際にＡＣＥ５０によって前もって書込まれ、こｎによ
ってたとえばバス５１〜５４のいずれが該コマンドを運
んだかを表示する。順次データの解析の後、プロセッサ
３１Ｐは論理経路１６２を経て、ステップ１６６で、周
辺記憶システム１ｏに対しキャッシュ４０のロード禁止
を選択的に指示するＩＣビット１６５を検査する。この
ビットがアクティブならば、ステップ１６４で、プロセ
ッサ３１　ＰｉｄＤＣＢ６２のチャネルＩＣフィールド
１２４をアクセスし、モード・セット・コマンドを受取
るチャネル・アダプタに対応するＩＣビットをセットす
る（このチャネル・アダプタはまたチャネル、およびモ
ードセット・コマンドを送るホストをも表わす）。キャ
ッシュ・ロード禁止の解析の後、プロセッサ３１Ｐは論
理経路１６５を経由し、ステップ１７０で、ＢＣビット
１３６を検査して、現在のコマンド・チェーンの間にキ
ャツンユ４Ｑがバイパスさｎろべきかどうかを決定する
。ＢＣビット１３６が１に等しければ、ステップ１７１
で、プロセッサ３１ＰはＤＣＢ６２のＢＣピット１２５
をアクセスし、そ扛を１にセットする。次に、プロセッ
サ３１Ｐは論理経路１７２を経てステップ１７６で、Ｄ
Ｃビット１３７を検査する。キャツンユ４Ｄがアドレス
さ扛たＤＡＳＤ１乙に対して禁止されるべきときは、ス
テップ１７４で、プロセッサ３１ＰはＤＣＢ６２のチャ
イ・ルＤＣフィールド１２３をアクセスし、該コマンド
を送るチャネルに対応するＤＣピッ１４−セットする。

ＤＣビットは連続するコマンド・チェーンの間持続する
。

参照記号１２６．１２４および１２６で示す３フイール
ドでは、モードセット・コマンドのチャネル・ソースが
指示されろ。これらのビットは１コマンド・チェーン内
で保持さ扛ろ。このようにして、周辺記憶システム１０
の多重オペレーションが与えらｎる。参照記号１３６乃
至１６７で示すそれぞｎのビットがＯの場合、ステップ
１８０．１８１．１８２および１８３で示すように、Ｄ
ＣＢ６２の対応するフィールドは０にリセットさ扛る。

一定のコマンド・チェーン内で複数のモードセット・コ
マンドが受取られる状況においては、一定のリセット機
能を禁示することかある。例えば、順次ビットはコマン
ド・チェーンの最初でのみリセット可能である。同様に
、キャッシュ・バイパスもチェーンの最初でのみリセッ
ト可能である。この制限を使用すると、周辺記憶システ
ム１０のオペレーションにおける主要な変更の各々ごと
にホスト１１は新しいコマンド・チェーンを生成しなけ
ればならないので、周辺記憶システム１０の保全性を与
え満足させることができる。

意志表示信号１３３乃至１６７の記憶に続いて、プロセ
ッサ３１Ｐは論理経路１７５を経由し、参照記号１７６
の筒所で、その他の各種のモードセット機能を実行する
。前記各種のモードセット機ｎヒには、ファイル・マス
クのセント、特定のコマンド・チェーンのアドレス範囲
の限定等を含むことがある。ＡＣＥ５０はステップ１７
７でリターンし、モードセット・コマンドの実行が完了
したことをホスト１１に報告する。

高速および低速チャネルのオペレーションの相違を適応
させることを含む第７図は、レコードをアクセスするマ
シン・オペレーションを示しており、その内容は第６図
のステップ８５．８６および８７に和尚する。第６図の
ステップ８３およびステップ８４については、類似する
高速および低速チャイ・ルの適応化が行なわれるが、こ
ｎばそ汎ぞれの高速チャネル１３または低速チャネル１
４についてコマンド・チェーンで実行されろ機能が適切
であることを保証するためのものであろ１、データ・ア
クセス動作は高速および低速のチャ４．　ルに関する機
能のナベてを実行するので、データ・アクセスの適応に
ついてのみ詳細に説明する。受取らｎたデータ・アクセ
ス・コマンドは、読取または書込のいずれかのタイプで
ある。ある実施例では、すべての読取オペレーションな
らびにすべての書取オベレー７ヨンのために別個の一７
シン・オベレーション・チャートが使用さ扛ることがあ
る。

説明を簡明にするためと、こ扛らの機能が読取または書
込において一定の相互関連を有するという理由で、本発
明の最良の実現例として最小限度のマイクロコード・ワ
ードを使用する１つのマシン・オペレーション・チャー
トを示す。

第７図の参照番号１９０で表わさ扛るように、プロセッ
サ３１Ｐはコ、マントを受取ってＡＣＥプログラム５０
Ｐのいくつかの機能を実行する。受取ったコマンドをＡ
ＣＥプログラム５０Ｐによって処理する際、プロセッサ
３１ＰはＤＣＢ６２をアクセスし、受取ったコマンドに
従ってレジスタ・セット１１０をセットする。この動作
には、コマンドおよびアドレス情報をコマンド／アドレ
ス・フィールド１１３（第４図）に挿入し、（チャネル
を介して）コマンドを供給した特定のチャネル・アダプ
タ３２をチャネル・フィールド１１４で識別し、多重ト
ラック・コマンド（多重トラック・アクセスはイネーブ
ルさ扛ている）に応じてＭＴフィールド１１７をセット
し、且つＦＳマツプ７７（第２図）およびチャネル・フ
ィールド１１４に従ってＦビット１２１をセットする動
作が含まわる。こｎらと同じステップが前に説明したモ
ードセット・コマンドを実行する際に実行さ扛ろ。

コマンド処理のうちＡＣＥプログラム５０Ｐの部分が完
了すると、ＣＡＣ６１Ｐが活性化さ扛、第７図のマシン
・オペレーションを実行する。こ扛ものオペレーション
には本発明の理解には関係ない若干の準備ステップ１９
２が含まれる。ステップ１９６で、プロセッサ３１Ｐは
ＣＡＣ６ＩＰを介して活動し、制御記憶７３の装置Ｄ２
０を検査して、前のコマンドがアドレスさ汎た装置を直
接モードＤにセットしていたか、またはアドレスされた
装置が現在のデータ・アクセス・コマンドを受取ったチ
ャネル・アダプタ６２に対しキヤツシユ・モードＣにな
っているかを決定する。直接モードＤでは、ステップ１
９４で、プロセッサ３１ＰはＦビット１２１を検査し、
現在のコマンドが送らｎたときに経由したチャネルが高
速チャネルか、または低速チャネルかを決定する。直接
モードＤにおける低速チャネルの場合は、該チャネルは
ＤＡ、５Ｄ１６からデータをボ分高速に受取ることがで
きないから、ＤＡＳＤ１６に対するオペレーションを直
接モードで行なうことはできない。書込オペレーション
においては、低速チャネルは十分高速に情報信号を供給
してＤＡＳＤ１６の一定データ速度の要求を満足させる
ことはできない。従って、エラー、恐らくはＡＣＥ５０
Ｐにおけるエラーがステップ１９５で表示さ扛る。ホス
ト１１が低速チャネルは十分高速に情報信号を供給して
ＤＡＳＤｉ６の一定データ速度の要求を満足させること
はできない。従って、エラー、恐らくはＡＣＥ５０Ｐに
おけるエラーがステップ１９５で表示さ牡る。ホスト１
１が低速チャネルに対する直接モード（キャッシュ・バ
イパス）を指示している場合、キャッシュ４０は、依然
として後述するように使用さ扛ろ。直接モードＤにおけ
る高速チャネルについては、プロセッサ６１Ｐは論理経
路１９６を経て、ステップ１９７でＢＣビット１２５が
前のモードセット・コマンドによってセットさ扛たかど
うかを決定する。ＢＣビット１２５がアクティブであり
且つＤＣＢ６２のコマンド／アドレス・フィールド１１
６に表示さｆ′したコマンドが書込コマンドである場合
、ステップ１９８でエラーカ表示される。キャッシュ・
バイパス状態の場合、キャッシュ４Ｄを除外してのＤＡ
ＳＤ１６への書込はデータの保全性に問題を生じること
がある。というのは、キャッシュ４０が書込オペレーシ
ョンに関連するデータを有することがあるからである。

前記エラーは他のホストが代りのチャネル・アダプタ３
２を介してキャッシュ４０をアクセスするのを阻止する
ので、こうすることによって現在正確ではないデータを
得るのを防止することができる。ＤＡＳＤへの書込は、
キャッシュ４０の対応するデータが適切に無効化される
か、または更新されることを条件として許可される。

ステップ１９７でＢＣ＝０すなわち書込コマンドではな
い場合、ステップ８５に従ってデータがアクセスさｎる
。ＤＡＳＤ　１６の直接アクセスについては、ステップ
１９９で、ＤＡＣ５６ＰがＣＡＣ６１Ｐから活性化さ汎
、アドレスされたＤＡＳＤ１６′ｆ：アクセスするとと
もに既知のＤＡＳＤデータ転送技術を使用してデータを
転送する。直接データ転送経路には、データ・フロー回
路６６、バス７０および活性化しているチャネル・アダ
プタ６２が含まｎる。前記データ転送が完了すると、プ
ロセッサ３１Ｐは論理経路２１４を経て、後に説明する
ようにポストアクセス処理８７を行なう。

ＣＡＣ６ＩＰにおけるプリアクセス処理８６のステップ
１９３に戻って説明を続けると、アドレスさｎたＤＡＳ
Ｄ１６に対するキャッシュ転送が指示される場合、プロ
セッサ３１Ｐは論理経路２００を経て参照記号２０１の
箇所でいくつかの予備キャッシュ検査ステップを実行す
る。キャッシュ４０のステータスを検査する前記ステッ
プは本発明の理解には関係がないので細部は省略する。

ステップ２０２で、ＤＣＢ６２のＦビット１２１が検査
さｎ、高速または低速チャネルのどちらが現在のコマン
ドを供給したかを決定する。低速チャネルの場合は、プ
ロセッサ３１Ｐは論理経路２０３を進んでステップ２０
４でＤＩＲ４３を探索する。後にキャッシュ・オペレー
ションで説明するように、低速チャネルからキャッシュ
４１をバイパスさせることによって、キャッシュ４０の
データは無効化さ汎、そしてＤＡＳＤ１６に記憶さｎた
データのコピーはＤＡ　ＳＤからキャッシュに昇格さｎ
ろ。ステップ２０２で、高速チャネルが表示さｆ′Ｌだ
場合、プロセッサ３１Ｐはステップ２Ｄ５でＤＣＢ６２
のＢＣビット１２５を検査し、現在のコマンド・チェー
ンについてキャッシュ４０がバイパスされているかどう
かを決定する。キャッシュ４０がバイパスさｎていない
とキ、プロセッサ３１Ｐは論理経路２０６を進んでステ
ップ２０４でＤＩＲ４３を探索する。キャッシュのバイ
パスが表示さｎた場合は、プロセッサ３１Ｐはステップ
２０８で、アドレスさ牡たＤＡＳＤｉ６の装置Ｄ　２０
を１にセットする。プロセッサ６１Ｐはステップ２０８
からステップ１９７を通過し、ステップ８５のステップ
１９９（データ・アクセス・ステップ）に進む。

キャッシュ・オベレー／ヨ／では、論理経路２０６およ
び２０６からステップ２０４に進み、そしてこのステッ
プ２０４で行なわれるディレクトリ探索はキャッシュ・
ヒツトまたはキャッシュ・ミスを生じる。ディレクトリ
探索は装置、シリンダの番号およびトラック番号を含む
ＤＡＳＤ１乙のアドレスに基づいて前記ハツシュ技術を
使用して行なわｎる。前記ディレクトリ探索の結果によ
り、プロセッサ３１Ｐはステップ２１０でキャッシュ・
ヒントまたはキャッシュ・ミスを決定する。

キャッシュ・ヒツトの場合、プロセッサ３１Ｐはステッ
プ２１１で、ＤＣＢ６２のＢＣビット１２５および低速
チャネル１４に関するチャネル・セクション１１４を検
査する。ステップ２１１でこ肛らの条件が満たさ扛ない
場合、ステップ２１２でＣＡＣ６１Ｐの管理の下にデー
タ転送が生じ、キャッシュ４０とチャネル・アダプタ６
２の間でデータが転送さ扛る。前記データ転送はキャッ
シュ４０に向って、またはキャッシュ４０から行なわれ
る。ステップ２１１で前記条件が満たさｎる場合、前に
述べたように、低速チャネルはキャッシュを使用するこ
とが必要であり、且つキャッシュ・バイパス・ビットＢ
ＣはホストがＤＡＳＤのデータ・コピーを欲しているこ
とを表示する。従って、ステップ２１６でキャッシュ４
０にあるデータ・コピーが無効化さｔ、チャネル・コマ
ンド再試行ＣＣＲがホストに送ら扛、そしてＤＡＳＤに
あるデータ・コピーがキャッシュ４０に昇格さ扛る。こ
のＯＣＲを満足させるため、周辺記憶システＬ　１０１
ｄ、ｍ　７　図に示スフ７ン・オペレーションに従って
ホスト１１に再接続さ扛、要求さ′ｎ−たデータ転送を
行なう。この場合、ホスト１１は追加コマンドを送るこ
とができる。また、データ・アクセス・ステップ８５の
ステップ１９９またはステップ２１２を完了すると、論
理経路２１４を経由してプロセッサ３１Ｐは後述のポス
トアクセス処理８７に進む。

ステップ２１０でキャッシュ・ミスが検出さ扛る場合、
プロセッサ３１Ｐは論理経路２１５を経由してステップ
２１６でホスト１１にチャネル・コマンド再試行ＣＣＲ
を送る。前記ＣＣＲはＤＣＢ６２のＣＣＲセクション１
１１にも供給さｎ、コマンド／アドレス・セクション１
１ろに表示さｎたコマンドに一致する、次に受取られた
コマンドがホスト１１によってＣＣＲ応答として識別さ
れるようにする。ステップ２１７で、キャッシュ・ミス
はアドレスさｎたＤＡＳＤ１６のタリー・セクション１
１２に記録さｎる。ステップ２２０で、Ｆビット１２１
が検査さｎ１高速チヤネルまたは低速チャネルのいずｎ
が現在のコマンドを供給したかを決定する。高速チャネ
ルの場合、キャッシュ・ミスが生じたときはキャッシュ
４０を除外してＤＡＳＤ　１６を直接アクセスすること
が要求されろ。

従って、ステップ２２１で、アドレスされたＤＡＳＤ１
乙の装置Ｄ２０は直接アクセスを指示する１にセットさ
れる。次回にデータ・アクセス・コマンドがＯＣＲに応
答して周辺記憶システム１０に供給される際には、直接
アクセスはステップ１９３．１９４および１９７を介し
て指示さｎろ。

予期されるデータ・アクセス・コマンドの再送に備えて
、ステップ２２２で周辺記憶システム１０はセクタ・セ
ット・コマンドをＤＡＳＤ　１６に供給し、ＤＡＳＤの
回転関係を確立する。参照記号２１９０箇所では無関係
のマシン・オペレーションが介在することがある。セク
タ・セットの条件が満足さ扛ると、ステップ２２３で装
置終了（ＤＥ）がホスト１１に供給さｎ１データ・アク
セス・コマンドが再送可能であることを知らせろ。デー
タ・アクセス・コマンドが再送されると、ＡＣＥ５０Ｐ
を介して動作するプロセッサ３１Ｐによって再び解読さ
れ７）。次に、ステップ１９３で直接アクセスが検出さ
れ、ステップ１９９によって実際のアクセスが行なわｎ
る。ステップ１９９は、現在のコマンド・チェーン内の
後続データ・アクセス・コマンドのうち、前記アドレス
されたＤＡＳＤの同一ンリンダにおけるすべてのトラッ
クを対象とする後続データ・アクセス・コマンドについ
て反復される。

他方、低速チャネルの場合は、キャッシュ４０が依然と
して使用さ扛ねばならない。従って、ステップ２２４で
プロセッサろ１ＰはアドレスさｎたＤＡＳＤ１６からキ
ャッシュ４０へのデータの昇格ヲスケジュールする。キ
ャッシュ４０への非同期的なデータの昇格が完了すると
、ステップ２２３そ（本発明の理解に無関係な他の制御
データ構造に転送さｎる）ＤＣＢ６２のＣＣＲフィール
ド１１１は、装置終了をホスト１１に送る必要があるこ
とをプロセッサ３１Ｐに知らせる。ホスト１１は該コマ
ンドを再送し、かくてステップ２１０でヒツトが生じる
ことを除き第７図の動作が再実行さｎる。この動作はス
テップ２２４の再接続および転送として表示される。こ
の時点でデータ・アクセスに関する全機能が完了する。

プロセッサ３１Ｐは論理経路２１４から論理経路２２５
を介して進み、ステップ２２６で本発明の理解に無関係
の機能を実行し、ステップ２２７で既知のコマンド終了
手順に従ってチェーンを検査し最終ステータスをホスト
１１に報告する。

ステップ８７のポストアクセス処理はステップ２ろ０で
開始さｎ、高速チャネル寸たは低速チャネルについてＦ
ビット１２１が再び検査される。

コマンドが低速チャネルによって受取られたときは、ス
テップ２３１でプロセッサろ１ＰはＤＣＢ６２のチャネ
ルＩＣフィールド１２３、ＢＣフィールド１２５および
チャネルＩＣフィールド１２４を検査し、ＤＡＳＤがア
ドレスしたキャッシュ４０内のデータをＬＲＵにする必
要があるかどうかを決定する。良好な本発明の実施例で
は、前記データはＬＲＵデータそのものではないがそ汎
に近いものとして識別さｎろ。例えば、１［ＩＯ［ｌセ
グメントのＬ　ＲＵ　１．１ストにおいて、前記データ
はリストのＬＲＵ端に向って１００セグメント分位置調
整さｎろか、またはリストのＬＲＵ端から一定のエント
リ数（例えば１５エントリ）になるように位置調整さ扛
ろ。すなわち、ホスト１１からのキャッシュ禁止指示ま
たはキャッシュ・ノくイノシス指示により識別さｔたチ
ャネルおよび装置に対するキャッシュ転送が非活性化さ
れるときはいつも、参照さ、ｎ、　ｆｖデデーは依然と
してキャッシュ４Ｄに記憶されており、キャッシュ４０
から除去する必要がある。ステップ２１０でキャッシュ
・ヒツトがあった場合（キャッシュ・ミスはキャッシュ
４０にデータがないことを表わす）、ステップ２３２で
ＤＩＲ４３がアクセスされ、そしてキャッシュ４０に記
憶されているアドレスされたトラック・データはＬＲＵ
セクンヨン１０５の二重連結さ扛たＬＲＵリストを調整
することによって、よりＬＲＵに近いキャッシュ・デー
タになる。さもなければ、ステップ２３０またはステッ
プ２６１から、プロセッサ３１Ｐは第８図のステップ２
３５に進み、ＤＩＲ４３のＢピッ）１０８を検査し、キ
ャッシュ４０に記憶さ扛ているアドレスさｎたデータが
固定されるかどうかを決定する。もし該データが固定さ
れ、そしてステップ２１１でプロセッサ３１Ｐによって
セットさｎたＤＣＢ６２のＷＲフィールド１１６によっ
て指示さｎるように書込オペレーションが行なわ：ｆ−
’Ｌ、ＤＡＳＤｉ６およびキャッシュ４０のデータ・コ
ピーがなお不一致状態にあれば、ＤＡＳＤ１６からのデ
ータはステップ２３６でキャッシュ４０に昇格さ扛、か
くてキャッシュ４０のコピーをＤＡＳＤ１６のコピーと
一致させる。この動作は低速チャネルについては行なわ
れない。すなわち、バックアンプ用記憶に記憶さｎたデ
ータはキャッシュ４０で無矛盾のコピーとして保持さｎ
ろ。しかしながら、データ保全のため、データがキャッ
シュ４０に固定さｎる場合、そのデータはＤＡＳＤ１乙
のデータに一致するものとして扱わｎ、キャッシュ４０
とＤＡＳＤ１乙のデータ内容は無矛盾の状態に維持され
る。ステップ２６５またはステップ２６６から、プロセ
ッサ３１Ｐは論理経路２６７を経て、ステップ２３８で
本発明の理解には無関係の機能全実行する。次いで、ス
テップ２４０でＷＲビット１１６が再び検査さｎる。も
し現在のコマンド・チェーンで書込が行なわＡｎば、該
１込はステップ２４１でタリー・セクション１１２に記
録さＣる。該タリーは書込フォーマットの識別等を含む
。ステップ２４２で、ＤＣＢ６２が検査さ牡、トラック
活動ベクトルＴＡＶ１２２が更新される。

プログラム式プロセッサ３１Ｐは論理経路２４４を進み
、ステップ２４８で４番目の検査が受取ら′Ｉ″したコ
マンド−装置関連コマンド−に対して行なわｎる。この
タイプのコマンドには今日のＤＡＳＤで使用さ扛るよう
な再較正コマンドが含まｎる。コマンド実行後に検査が
実行されるとき、第７図のＡＣＥ５０Ｐのステップ１９
２のようにコマンド前処理でステップ２４９が行なわｎ
、キャッシュ・ミス（ＤＣＢ６２のミス１２７）および
装置Ｄ−１（第１図の参照番号２０）によって高速チャ
ネルのオペレーションに変化があったかどうかが決定さ
扛る。もしミスに応じてＤＡＳＤ１６への直接アクセス
が行なわ扛たならば（高速チャネル１ろ）、前記直接ア
クセスはトラック・シリンダ・コマンド・チェーンすな
わち検査ステップ２５０によって検査されるアドレス・
エクステントに限定さ扛る。最終ステータスを使用ユニ
ット１１に送るとき、または次の周辺コマンドを受取っ
た後で、しかも前記周辺コマンドを実行する前に、これ
らの検査ステップを各コマンドに対して実行することが
可能である。ステップ２５１で、最終ステータス時にサ
プレスアウトのタグ信号の不在によって検出されたチェ
ーン終了（ＥＯＣＨ）がプロセッサ３１Ｐによって検査
される。

ステップ２５２の第２の検査はシリンダ終了（ＥＯＣＹ
Ｌ）について行なわｎる。すなわち、シリンダ内のトラ
ックのセットのすべては所定のアドレス空間、例えばト
ラック１〜１７を有する。トランク・アドレスの増加ま
たは減少方向に依存して、トラックへのアクセスが終了
したとき、次のトラックは隣接シリンダ内、または同じ
シリンダ内にある。もしアクセスされろ次のシリンダが
隣接シリンダ内にあると予期されれば、ステップ２６１
でプロセッサ３１Ｐは装置Ｄ２Ｄを０にリセットし、キ
ャッシュ転送を再構成する。ステップ２５３の第６の検
査は境界外（ＯＯＢ　）について行なわｎる。今日、Ｄ
ＡＳＤ周辺システムはエクステント限定（モードセント
）コマンドヲ使用ユニット１１から受取るのが通例であ
る。エクステント限定コマンドは可能なアクセスの境界
を定めろアドレスの範囲を設定する。従って、周辺コマ
ンドを処理するに当って、処理さ扛ろアドレスが定めら
れたエクステントの境界にあることをプロセッサ３１Ｐ
が表示す扛ば、ＯＯＢの状態が生じる３、すなわち要求
された次のアクセスは前に定められたエクステントの外
側になる、つまりエクステントを拡張するエクステント
限定コマンドの介入なしに（次のアクセスを）試み扛ば
、データ領域への前記アクセスでオペレーションの変更
は拒絶される。

ステップ２４８〜２５３のすべてが分岐を伴なわないな
らば、プロセッサ３１Ｐはステップ２５５のリターンに
よってＡＣＥ５０Ｐに戻り、別のコマンドを受領して周
辺記憶システム１Ｄ内で非同期オペレーションをスケジ
ュールする。ステップ２５０で示された条件のいずれか
１つが満たさｎｎば、プロセッサ３１Ｐは論理経路２６
０を通ってステップ２６１で、装置Ｄ２０をアドレスさ
扛たＤ　Ａ　Ｓ’Ｄ　Ｉ　６のＣ（キャッシュ転送状態
）にリセットする。ステップ２６１または（キャラツユ
・ミスのない、すなわち低速チャネルによるオペレーシ
ョンの）ステップ２４９から、プロセッサ３１Ｐはステ
ップ２５５のリターンを介してＡＣＥ５０Ｐに戻る。

第９図はステップ９２のポストチェーン・オペレーショ
ンを示ス。ステツ７’２７０のチェーンさｆ′した周辺
オペレーションが完了すると、ステップ２７１で、最終
ステータスがホスト１１に送ら扛た後にＡＣＥ５０Ｐに
よって検出さ扛た、ＤＣＢ６２のタリー・セクション１
１２に記録さｎている記録ステータス・ビットは分岐の
ステップ２７２を実行する分岐制御としてプロセッサ３
１Ｐによって検査される。ステップ２７２の分岐はプロ
セッサ３１Ｐ内の通常の分岐命令である。ステップ２７
３の最初の分岐命令では、ステップ２７０のチェーンさ
ｎた周辺オペレーションにおいて使用ユニット１１から
受取らｎた、ＤＣＢ６２のチャネル５ＥＱ１２乙の順次
ビットが検査さ扛、ＤＣＢ６２のＷＲ１１６で示すよう
に、書込コマンドがそのチェーンで受取られたかどうか
が決定される。書込が高速チャネルを介して行なわれた
場合は・ステップ２７５で対応するＤＩＲ４３のエント
リを消去することによって、ＤＡｓＤ１６の変更さ扛た
データに対応するキャッシュ４０のデータ内容が削除さ
れる。低速チャネルについては、キャッシュ４０で参照
さｎた全トラックが、参照された最後のトランクを除き
、キャッシュ４ｏがら削除される。最後に参照さｎだト
ラックはＬＲＵに近づけら扛る。同様に、ステップ２７
４でフォーマット書込（ＦＭＴ　　ＷＲ）が実行される
（タリー１１２に記録）が、キャッシュ４ｏは更新さ扛
ない、すなわち全１．込がＤＡＳ］）１６に行なわ扛る
場合も、ステップ２７５が実行さｎる９、ステップ２７
６および２７４の分岐ステップがいずれも満足されない
場合、ステップ２８０でフォーマット書込コマンドが受
取られ、書込オペレージＥ７がＣＡＣ６ＩＰを介してキ
ャッシュ４ｏに行なわＡｎば、論理経路２８３を経てス
テップ２８４で、キャッシュ４０からＤＡＳＤｌ　６に
、変更されたデータが移さ扛、該データはキャッシュ４
０から削除さ扛る。ステップ２７１でチェイン終了条件
であっても、コマンド・チェーンは周辺記憶システム１
０によって終了さ扛てはいない。すなわち、ホストの信
号「チェーン終了」に応答して、周辺記憶システム１０
けチェーン終了を供給したが、「装置終了」はデータが
なおキャッシュ４０からＤＡＳＤ　１６に１込ま扛るべ
きことをホスト１１に知らぜない。前記降格が終了する
と、周辺記憶システム１０は後に「装置終了」を報告す
るため通常の方法を使用して「装置終了」を送る。同様
にステップ２８１で、順次データが表示さ扛ているとき
（ＳＥＱ１２６＝１）にキャッシュ４０への書込が生じ
たならば、前記更新さｆ′Ｌだトラックは、最後に参照
されたトラックを除き、キャッシュ４０から除去されろ
。また、ステップ２８２で、キャッシュ４０に記憶され
たトランクで更新さ、ｆ′したレコード数が１よりも大
きいとき、これらのトラックはキャッシュ４０から除去
される。ステップ２７３．２７４．２８０〜２８２およ
び２８５がいずｎも満足されないならば、ＤＣＢ６２の
チャイ、ル５ＥＱ１２６のビットで示さｎた順次属性が
現在のコマンド・チェーンにおいて受取ら′ｔ″したが
１：込は行なわｎてはいない。順次データの場合、プロ
セッサ３１Ｐは順次データ・セットのデータの昇格およ
び降格を決定しようとする。この昇格および降格は高速
チャネルおよび低速チャネルでは決定方法が異なる。従
って、ステップ２９０で、プロセッサ３１Ｐは終了した
ばかりの現在のコマンド・チェーンのＦビット１２１を
検査する。高速チャネルに関連するデータ昇格でＦビッ
ト１２１が１にセットさ扛れば、ステップ２９１でプロ
セッサ３１ＰはＩＣビット１２４、ＢＣビット１２５お
よびＤＣビット１２３がＯであるかどうかと、周辺記憶
システム１０からホスト１１へのデータ転送エクステン
ト（該コマンド・チェーンには書込がないことを想起さ
扛たい）とを検査する。データ転送はトラック容量の一
定のパーセンテージ、例えばトラックの半分よりも犬で
あってはならない。コマンド・チェーンの期間中制御記
憶７ろに記憶さ′ｎだバイト・カウント（図示せず）を
含むステップ８５のデータ・アクセス部分の間、データ
転送サイズがモニタさ扛ろ。

各々のＤＡＳＤ記憶トラックの容量は既知であるから、
コマンド・チェーン終了時、アクセスさｎた各トラック
に対する現在のコマンド・チェーンの記録さ扛たバイト
・カウントは、前記トラック容量と比較され、ホスト１
１に転送さｎたデータ量を決定する。こしらの条件がす
べて満足されたか、または低速チャネルがコマンド・チ
ェーンに関連した場合、ステップ２９２でプロセッサ６
１Ｐは、最後に参照さ、ｆ″したトラック（ＬＴＲ）に
続くトラックをＤＡＳＤ　１６からキャッシュ４０に転
送する。ＬＴＲはＤＣＢ６２のコマンド／アドレス−セ
クション１１３でチェーンの最後のコマンドを識別する
。ステップ２９６でプロセッサ６１ＰはＬＴＲの直前の
トラックがキャッシュ４０から降格さｎろようにする。

ステップ２７５．２８４．２８５．２９１および２９６
から論理経路２９５を経てプロセッサ６１Ｐは進み、ス
テップ２９６で、ＤＩＲ４３をアクセスしくＡＤＥＢ７
６はなおエントリを含んでいることがあり、従ってＤＩ
Ｒ４３に代ってアクセスさ扛ろことがある）、Ｐビット
１０７を読取る。Ｐビット１０７が１に等しければ、Ｌ
ＴＲにあるデータの部分コピーが現在キャッシュ４０に
存在している。その場合、ステップ２９７で、プロセッ
サ３ｉＰはＤＡＣ５６Ｐを走行させＤＡＳＤ１６からデ
ータを昇格させてキャッシュ４０の部分コピーを完全な
ものにする。一般に、部分コピーはトラックの最後の部
分、すなわちインデックス・マーク直前のデータ部分が
キャッシュ４０の中に入るようにキャッシュ４０にコピ
ーされる。

従って、トラック昇格の終了は、（キャッシュ４０にお
いてコピーの最初をマークする）最初の参照点を介して
トラックの最初の部分をキャッシュ４０に昇格させるの
に等しい。データ昇格時間を減少させるため、前記ＬＴ
Ｒの最初の部分の昇格は、前記昇格さ扛ない最初の部分
をアクセスする結果キャッシュ・ミスが生じるまで延期
される。

前記良好な構成例で、ステップ２９７は第７図のステッ
プ２２４に組込まｎる。

プロセッサ３１Ｐはステップ２９７またはステップ２９
６から論理回路２９８を通り、更にデータ昇格解析を実
行する。ステップろ００で、高速チャネルが直前のコマ
ンド・チェーンにコマンドを供給したかどうかを検査し
、ステップ３０１でプロセッサ３１ＰはＤＣＢ　６２の
ＤＣ１２３、ＩＣ１２４、ＷＲ１１６およびキャッシュ
４０の動作ステータス（ＳＳＮＡ／ステム記憶は使用不
可能）を検査し７、その使用可能性を決定する０、キャ
ッシュ４０が使用可能ではないか、または他の基準のど
ｎかが１にセットさｎていた場合、すべてのチェーン間
または非同期のデータ昇格が禁止さ扛、プロセッサ３１
Ｐは終了ステップ６０２に直行する。ステップ３０２で
プロセッサ３１Ｐはポストチェーン・オペｌ／−７ヨン
から抜は出る。他方、ステップ３０１でどの条件もａた
さ扛なけ汎ば、ステップ３０５で、プロセッサ３１Ｐは
直前のコマンド・チェーンの装置アドレスに関してＤＣ
Ｂ６２のミス・ビット１２７を検査する。高速チャイ・
ルによるキャッシュ・ミスの場合、ステップ６０６でＬ
ＴＲがキャッシュ４０に選択的に昇格される。低速チャ
ネルにおいては、アクセスさ扛ろ次のトラックのデータ
内容がまだ昇格さ扛ていない順次データ処理の場合を除
き、すべての昇格が行なわ扛る。最後のデータ・アクセ
ス″！！たは（ＤＡＳＤｉ６を直接アクセスすることに
よって満足されていることがある）ミスからの参照がイ
ンデックス・マークの直前のトラックの最後の８０係内
にあｎば、その部分、すなわち参照点からインデックス
・マークまでの部分はキャッシュ４０に昇格されろ。Ｌ
ＴＲへの参照が該トラックの最初の２０係内にあった場
合は、全トラックがキャッシュ４０に昇格さｎる。百分
比は最後の９８俤から最後の４０係まで変更できる。Ｌ
ＴＲはＤＣＢ６２のコマンド／アドレス・セクション１
１６で再び識別される。キャッシュ・ミスが生じない場
合はデータ昇格はない、すなわちデータは既にキャッシ
ュ４０内に存在している。

低速チャネルの場合、プロセッサ３１Ｐは、ステップ５
０８でホスト１１がＬＴＲのセクタ・セット・コマンド
を送ったかどうかを決定し、そうであｎばステップ３０
９で、該データ・トラック部分を前記セクタで識別さｎ
たセクタからインデックス・マークに昇格させろ、つま
り部分的なトラックの昇格を行なう。低速チャネルの場
合は、部分的なトラックの昇格は（Ｉ１０オペレーショ
ンに同期して）第６図のステップ８６で行なわｎる。ス
テップ９２は低速チャイ・ルの順次データにおける次の
トラックを昇格させる。ホストはセクタ・セット・コマ
ンドを送って、セクタ・セット・コマンドで識別さ扛た
セクタで始まるデータにホストが関心を有することを周
辺記憶ノステム１０に知らせろ。従って、ホストが関心
を有するものとして表示されたデータのみが昇格される
。ステップ６０８でセクタ・セット・コマンドが検出さ
ｎない場合は、プロセッサ３１Ｐはステップ６１０で、
シーク・コマンドにおけるようにホストが参照したトラ
ックの全トラック・データを昇格させる。プロセッサ３
１Ｐはステップ６０９．３１０から、本発明の理解に無
関係な終了ステップ３０２に進む。

ポストチェーン・オペレーションを終了した後、プロセ
ッサ３ＩＰは新しい仕事を探す。例えば、ステップ６１
５で新しいオペレーションすなわち新しいコマンドをホ
スト１１から受取ｎば、プロセッサ３１Ｐは論理経路３
１６を経て新しいオペＶ　−’／　Ｅ　７　全実行スル
。新シいオペレーションはまたＤＡＳＤ１６から受取っ
た警報信号である場合もある。経路６１７を介して前記
オペレーンヨ／から戻った後、またはステップ３１５で
新しいオベレーンヨンが得うれなかった場合、プロセッ
サ３１Ｐは経路３１８を経て、ステップ６２０で、アク
ティブ状態にセットされたＭ２Ｏ３のビットを有するキ
ャッシュ４０で識別さｆ′したデータに関し、ＤＩＲ４
３のＬＲＵ１０５（第４図）のリストを一定のしきい値
まで走査する。前記データはステップ６２１でキャッシ
ュ４０からＤＡＳＤ　１６に降格さｎる。プロセッサ３
１Ｐは通常の方法で別の仕事を探し続けろ。

〔略語表〕

本明細書で使用される主要な略語を次に示す。

ＡＣＥ　　：　　７ドレス／コマンド鑑定器ＢＣ：　キ
ャッシュ・バイパス ＣＡＣ：　　キャッシュ・アクセス制御ＣＣ：　シリン
ダ・アドレス ＣＣＢ　　：　　チャネル制御ブロックＣＣＲ：　　チ
ャネル・コマンド再試行ＣＣＷ：　　チャネル・コマン
ド・ワードＣＮＬ　：　　チャネル ＤＡＡ：　　装置アダプタ接続機構 ＤＡＣ：　　装置アクセス制御 ＤＣＡ　　：　　装置制御接続機構 ＤＣ：　キャッシュ非活性化 ＤＣＢ　　：　　装置制御ブロック ＤＩＲ：　　ディレクトリ ＥＯＣＨ：　　チェーン終了 ＥＯ８ＹＬ：　　シリンダ終了 ＨＬ　　：　ハツシュ・クラス連結リストＩＣ＝　キャ
ッシュ禁市 ＩＣＷ：　　内部コマンド・ワード ＬＴＲ：　　最後に参照されたトラックＭＴ　　：　多
重トラック ００Ｂ　＝　境界外 Ｑ　　　：　待行列 ＳＩＯ：　　入出力開始 ＳＩＴ　　：　　分散インデックス・テーブルＴＡＶ　
　：　　トラック活動ベクトル

【図面の簡単な説明】

第１図は相対的に高速のチャネルおよび相対的に低速の
チャネルを介してホストに接続された本発明の周辺記憶
システムを示す論理ブロック図、第２図は第１図の内容
に基づく本発明の良好な実施例を示す論理ブロック図、 第６図は第１図および第２図のシステムのマシン・オペ
レーションを示す概略流ｒ＋［、第４図は第１図および
第２図のシステムで使用可能なキャッシュ・ディレクト
リおよ、び装置制御ブロックを示す図、 第５図は第１図および第２図のシステムを制御するモー
ドセット・コマンドを示す図、第６図は第５図のモード
セント・コマンドを第１図および第２図のシステムで実
行した場合のマシン−オペレーションｋ　示ｔ　流Ａ　
図、第７図および第８図は第１図および第２図のシステ
ムのｆ−夕転送中の動作を示す流ｎ図、第９図は第１図
および第２図のシステムの非同期、すなわちいわゆるポ
スト・チェイニング・比−ベレーションを示す流ｎ図で
ある。 １０・・・・周辺記憶システム　１１・・・・ホスト（
または使用ユニット）、１２・・・・チャネル、１６・
・・・高速チャネル、１４・・・・低速チャネル、１６
・・・・ＤＡＳＤ　（またはバックアップ記憶）、２０
・・・・装置ｐ、３ｏ・・・・システム記憶、３１・・
・・周辺システム制御、３１Ｐ・・・・プロセッサ、ろ
２・・・・チャネル・アダプタ、６ろ・・・・データ・
フロー回路、３４・・・・ＤＡＡ、３５・・・・ＤＣＡ
、４０・・・・キャッシュ、４３・・・・ＤＩＲ，４５
・・・・ＳＩＴ。 ５０・・・・ＡＣＥ、、５ＤＰ・・・・ＡＣＥプログラ
ム５６・・・・ＤＡＣ，５６Ｐ・・・・ＤＡＣプログラ
ム、６０・・・・固定リスト、６１・・・・ＣＡＣ，６
１Ｐ・・・・ＣＡＣプログラム、６２・・・・ＤＣＢ、
６３・・・・ＣＣＢ、６７・・・・Ｑレジスタ、７３・
・・・制御記憶、７６・・・・ＡＤＥＢ、７５・・・・
ＯＰプログラム、７６・・・・ＡＤＥＢ、７７・・・・
ＦＳマツプ。 出願人　　インターｆ−７＃ル・ビジネス・マシーンズ
・コーポレー・ハン代理人　弁理士　　頓　　宮　　　
孝　　−（外１名）

Claims (1)

1. 【特許請求の範囲】 高速のフロント記憶（たとえば第１図の４０）及び該フ
   ロント記憶とデータ信号を転送するように該フロント記
   憶へ結合さｎｆｔｃ−バッキング記憶（たとえば第１図
   の１６）を有するデータ記憶階層を備え、前記バンキン
   グ記憶は所与のデータ転送速度を有し、さらに前記所与
   のデータ転送速度より小さい速度で前記データ記憶階層
   とデータ信号を転送するように該データ記憶階層へ接続
   さｎ　ｆｃ低速のチャネル手段（たとえば第１図の１４
   ）と、前記所与のデータ転送速度を含む速度で前記デー
   タ記憶階層とデータ信号を転送するように該データ記憶
   階層へ接続された高速のチャネル手段（たとえば第１図
   の１６）とを備え、前記フロント記憶は前記データ転送
   によって転送さ扛ているデータを記憶するためのアドレ
   ス可能な複数のデータ記憶領域を有するように構成さｎ
   ている周辺データ記憶システムであって、 前記フロント記憶又は前記バッキング記憶と前記高速の
   チャネル手段との間のデータ信号の転送を可能とし且つ
   前記フロント記憶と前記低速のチャネル手段との間のデ
   ータ信号の転送を可能とするように前記フロント記憶及
   び前記バッキング記憶並びに前記低速のチャネル手段及
   び前記高速のチャネル手段へ結合された第１の制御手段
   （たとえば第１図の５［１，５６，６１）を設けるとと
   もに、 前記フロント記憶と前記バッキング記憶との間のデータ
   信号を可能とし且つ前記低速のチャネル手段又は前記高
   速のチャネル手段とのデータ転送に応じて、前記フロン
   ト記憶のデータ記憶領域を管理するように前記フロント
   記憶、前記バッキング記憶及び前記第１の制御手段へ結
   合さ扛た置換制御手段（たとえば第１図の４６及び６１
   の一部）を設けることにより、 前記フロント記憶を介する前記バッキング記憶と前記低
   速のチャネル手段との間のデータ転送が前記高速のチャ
   ネル手段と前記データ記憶階層との間のデータ転送と実
   質的に独立に行なわれろようにしたことを特徴とする周
   辺データ記憶システム。