JPH0225962A - シリアル伝送によるプロセッサ間通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は複数のマイクロプロセッサ等のプロセッサから
構成されるマルチプロセッサシステムにおけるプロセッ
サ間通信方式に関する。

〔従来の技術〕

従来、この種のプロセッサ間通信方式としては、アドレ
スバスとデータバスとから成るシステムバスを介して各
プロセッサからアクセス可能な共存メモリ或いは共有Ｉ
１０ボート等を介してプロセッサ間通信を行う方式、ま
たはシステムバスとは独立した並列バスを設け、この並
列バスを介してプロセッサ間通信を行う方式がある。

〔発明が解決しようとする課題］ しかしながら、システムバスを使用してプロセッサ間通
信を行う従来方式では、プロセッサ間通信の頻度が高く
なるとバス能力が低下してプロセッサ間通信以外の処理
が円滑に実行できないという欠点があり、システムバス
とは独立に並列バスを設ける方式では増設すべき信号線
数が増大するという欠点がある。

そこで本発明の目的は、システムバスとは別に僅かな数
の信号線を設けるだけでプロセッサ間通信を行うことが
できるプロセッサ間通信方式を提供することにある。

（課題を解決するための手段） 本発明のプロセッサ間通信方式は、上記の目的を達成す
るために、シリアルインタフェイス回路を有する複数の
プロセッサから構成されるマルチプロセッサシステムに
おいて、前記複数のプロセッサの内の一つのプロセッサ
を制御用プロセッサとし、この制御用プロセッサおよび
他のプロセッサの各々に送受信方向の切り替え可能な送
受信バッファ回路を設け、各プロセッサのシリアルイン
タフェイス回路の入出力端子を自己の送受信バッファ回
路を介して共通な１本のデータ信号線に接続すると共に
、共通の同期クロック信号線により各シリアルインタフ
ェイス回路の同期をとり、更に、共通の調停信号線を前
記制御用プロセッサの入力端子および他のプロセッサの
出力端子に接続し、前記制御用プロセッサが、他のプロ
セッサから前記共通の調停信号線に出される信号を契機
として送信要求元プロセッサの探索、前記共通のデータ
信号線を使用した通信の許可を管理することにより、共
通の１本のデータ信号線を介して複数のプロセッサ間で
シリアルにデータの通信を行う構成を有する。

〔作用） 本発明のプロセッサ間通信方式においては、複数のプロ
セッサの内の一つのプロセッサが制’＜３１１用プロセ
ツサとして動作し、１本の共通のデータ信号線を介して
複数のプロセッサ間でシリアルなデータの通信が実行さ
れる。

〔実施例〕

次に、本発明の実施例について図面を参照して詳細に説
明する。

第１図は本発明のプロセッサ間通信方式を適用したマル
チプロセッサシステムの一例を示すブロック図である。

この実施例のマルチプロセッサシステムは、ｎ台のプロ
セッサ１０−１〜１０−ｎで構成されている。このうち
、１台のプロセッサ１０−ｎは制御用プロセッサに指定
され、プロセッサ間通信の全体的な制御を行う。

各プロセッサ１ｏ−ｉ〜１０−ｎは、内部のパラレルな
データをシリアルなデータに変換して送出し、その反対
に外部から入力されるシリアルなデータをパラレルなデ
ータに変換するシリアルインタフェイス回路１１−１〜
１１−ｎを有し、また外部に送受信バッファ回路１５−
１〜１５−ｎが付加されている。そして、シリアルイン
タフェイス回路１１−１〜１１−ｎの入力端子および出
力端子は受信データ信号線１２−１〜１２−ｎおよび送
信データ信号線１３−１〜１３−ｎにより送受信バッフ
ァ回路１５−１〜１５−ｎに接続されている。この送受
信バッファ回路１５−１〜１５−ｎは、プロセッサ１０
−１〜１Ｏ−ｎから送受信切り替え信号線１４−１〜１
４−ｎに出される信号によって送信側あるいは受信側に
切り替えることが可能である。

各プロセッサ１Ｏ−１〜１０−ｎは、外部に設けられた
３本の信号線、すなわちデータ信号線２０、同期クロッ
ク信号線２１および調停信号線２２に接続される。デー
タ信号線２０は、プロセッサ１Ｏ−１−１０−ｎ間で送
受信されるデータやコマンド等がシリアルに伝送される
信号線であり、同期クロック信号線２１は各プロセッサ
１０−１〜１０−ｎ内に設けられたシリアルインタフェ
イス回路１ｌ−１−１１−ｎが同期して動作することを
保証する為の同期クロックを供給する信号線である。こ
の実施例では、制御用プロセッサ１０−ｎ内のシリアル
インタフェイス回路１１−ｎで発生させた同期クロック
を同期クロック信号線２１に取り出し、これを他のプロ
セッサ１０−１等に供給している。なお、外部に同期ク
ロック源を設け、全てのプロセッサがその同期クロンク
源から同期クロック信号線２１を介して供給される同期
クロックを取り込むようにしても良いことは勿論のこと
である。また、調停信号線２２は、制御用プロセッサ１
０−ｎ以外のプロセッサ１０−１等が他のプロセッサに
送信を行いたいことを制御用プロセッサ１０−ｎに通知
する為の信号線である。従って、制御用プロセッサ１０
−ｎでは調停信号線２２上のレベルを入力しており、他
のプロセッサ１０−１等は調停信号線２２に論理“０パ
あるいは”°１°°のレベルを出力し得る構成となって
いる。なお、各プロセッサ１０−１〜１０−ｎは図示し
ないシステムバスにも接続されるものである。

第２図は制御用プロセッサ１０−ｎの処理例の流れ図、
第３図はその他のプロセッサ１０−１等の処理例の流れ
図であり、以下、各図を参照して本実施例のプロセッサ
間通信方式の動作を説明する。

第１図のマルチプロセッサシステムが起動されると、制
御用プロセッサ１０−ｎは第２図のステップＳ１により
自己の送受信バッファ回路１５−ｎを送信側に設定し、
他のプロセッサ１０−１等は第３図のステップＳ２０に
より自己の送受信バッファ回路１５−１等を受信側に設
定する。その後、■制御用プロセッサ１０−ｎから他の
プロセッサ１０−１等へのデータの送信、■他のプロセ
ッサ１０−１等から別のプロセッサへのデータの送信が
行われることになる。以下、各場合に分けて説明する。

■制御用プロセッサ１０−ｎから他のプロセッサ１０−
１等へのデータの送信 例えば、制御用プロセッサ１０−ｎにおいてプロセッサ
１０〜１へ送信すべきデータが発生すると、ステップＳ
３でＹＥＳと判定され、ステップＳ４においてプロセッ
サ１０−１を示す宛先情報を付加したシリアルな送信デ
ータが同期クロックに同期してシリアルインタフェイス
回路１１−ｎより送受信バッファ回路１５−ｎを介して
データ信号線２０に送出される。

他のプロセッサ１０−１等は、第３図のステップＳ２３
において、データ信号線２０から送受信バッファ回路１
５−１等を介してシリアルインタフェイス回路１１−１
で同期クロックに同期して受信されるデータを監視して
おり、自己宛のデータでなければ（ステップＳ２４でＮ
ｏの場合）、受信したデータを廃棄するが、自己宛のデ
ータであればステップＳ２６以降の処理に進むようにな
っている。従って、上記の如く制御用プロセッサ１０−
ｎからプロセッサ１０−１宛のデータが送出された場合
、プロセッサ１０−１のみがステップＳ２６以降の処理
を行い、その結果、ステップＳ３３において受信データ
として処理されることになる。

■他のプロセッサ１０−１等から別のプロセッサへのデ
ータの送信 例えば、フ゛ロセンサ１０−２においてフ゛ロセンサ１
０−１に送信すべきデータが発生すると、プロセッサ１
０−２の第３図のステップＳ２１でＹＥＳと判定され、
プロセッサ１０−２は調停信号線２２に論理“１”を出
力する（Ｓ２２）。

制御用プロセッサ１０−ｎは、第２図のステップＳ２で
調停信号線２２のレベルが論理”　１　”が否かを・監
視しており、論理”　１　”になることによりステップ
Ｓ５以降の処理に進み、このステップＳ５で、先ず先頭
のプロセッサ１０−１宛の調停確認コマンドをシリアル
インタフェイス回路１１−ｎおよび送受信バッファ回路
１５−ｎを介してデータ信号線２０に送出し、次のステ
ップＳ６で自己の送受信バッファ回路１５−ｎを受信側
に切り替え、ステ・ンブＳ７でフ゛ロセンサ１０−１か
らの応答を待つ。

データ信号線２０に送出されたプロセッサ１〇−１宛の
調停確認コマンドは他の全てのプロセッサで一応受信さ
れるが、宛先以外のプロセッサ１０−１等ではステップ
Ｓ２５で廃棄され、プロセッサ１０−１のみが第３図の
ステップＳ２６以降に進む。この結果、プロセッサ１Ｏ
−１はステップＳ２６で自己宛の調停ＴＩＩＩ認コマン
ドであることを判定し、ステップＳ２７で自己の送受信
バッファ回路１５−１を送信側に切り替え、ステップ３
２８で自身が送信要求を出したか即ち調停信号線２２に
論理”　１　”を出力したか否かの応答を返す。

今、調停信号線２２に論理“１°°を出力したプロセッ
サがプロセッサ１０−２だけとすると、プロセッサ１０
−１はステップ３２Ｂにおいて、制御用プロセッサ１０
−ｎの宛先情報を持ち且つ送信したくない旨を示す応答
をシリアルインタフェイス回路１１−１．送受信バンフ
ァ回路１５−１を介してデータ信号線２０に送出するこ
とになる。

第２図のステップＳ７で応答を待っていた制御用プロセ
ッサ１０−ｎは、送受信バッファ回路１５−ｎ、シリア
ルインタフェイス回路１１−ｎを介してプロセッサ１０
−１からの上記応答を受信すると、ステップＳ８でその
応答を判定し、送信したい旨の応答であればステップＳ
９へ進み、送信したくない旨の応答であればステップＳ
５に戻る。従って、送信したくない旨を応答した今の場
合はステップＳ５に戻ることになり、制御用プロセッサ
１０−ｎは次のプロセッサ１Ｏ−２に対してステップ８
５〜Ｓ７の処理を行う。そしてこれらの処理によりプロ
セッサ１０−２に対し制御用プロセッサ１０−ｎから調
停確認コマンドが送出されると、プロセッサ１Ｏ−２の
第３図のステップＳ２８において送信したい旨の応答が
制御用プロセッサ１０−ｎに対し返されることになり、
それをステップＳ８で識別した制御用プロセッサ１０−
ｎは、ステップＳ９以降の処理へ進む。なお、ステップ
３２８で応答を返したプロセッサ１０−２等はステップ
Ｓ２９で調停信号線２２に出力するレベルを論理“０゛
にするものである。

次に、制御用プロセッサ１０−ｎは、ステップＳ９にお
いて、自己の送受信ハソファ回路１５ｎを送信側に設定
し、ステップＳｌＯでプロセッサ１０−２宛の通信許可
コマンドをシリアルインタフェイス回路１１−ｎ、送受
信バッファ回路１５−ｎを介してデータ信号線２０に送
出し、その後、ステップＳｌｌで自己の送受信バッファ
回路１５−ｎを受信側に切り替えて、データ信号線２０
から自己の送受信バンファ回路１５−ｎを介してシリア
ルインタフェイス回路１１−ｎで受信される通信情報を
モニタし、通信が終了したか否かの監視を行う（Ｓ１２
．５１３）。

制御用プロセッサ１０−ｎより送出された上記の通信許
可コマンドは、他の全てのプロセッサで一応受信される
が、宛先以外のプロセッサ１０−２等ではステップＳ２
５で廃棄され、プロセッサ１０−２のみが第３図のステ
ップＳ２６以降に進む。この結果、プロセッサ１０−２
はステップＳ３０で自己宛の通信許可コマンドであるこ
とを判定し、ステップＳ３１で自己の送受信バッファ回
路１５−２を送信側に切り替え、ステップＳ３２でプロ
セッサ１０−１宛の送信データをシリアルインタフェイ
ス回路１１−２．送受信バッファ回路１５−２を介して
データ信号線２０に送出する。

そして、その終了後にステップＳ２０に戻り、自己の送
受信バッフ１回路１５−２を初期状態である受信側に切
り替える。

データ信号線２０に送出されたプロセッサ１０１宛のデ
ータは、他の全てのプロセッサで一応受信されるが、制
御用プロセッサ１０−ｎを除（他のプロセッサではステ
ップＳ２５で廃棄され、プロセッサ１０−１のみが第３
図のステップＳ３３で受信データとして処理することに
なる。

そして、第２図のステップＳ１２．３１３で通信の終了
を監視していた制御用プロセッサ１０ｎが、プロセッサ
１０−２からのプロセッサ１０−１への通信の終了を検
出すると、ステップＳ１に戻り、自己の送受信バッファ
回路１５−ｎを初期状態の送信側に設定する。

なお、プロセッサ１０−２が制御■用プロセッサ１０−
ｎヘデータを送信する場合も上記の■の手順で行われ、
制御用プロセッサ１０−ｎは第２図のステップＳ１２で
自己宛のデータを受信することにより、内部に取り込む
ものである。

（発明の効果） 以上説明したように、本発明のプロセッサ間通信方式に
おいては、シリアルデータの伝送用に使うデータ信号線
と、同期クロック信号線と、調停信号線との３木の信号
線を増設するだけで、プロセッサ間通信が可能となる。

【図面の簡単な説明】

第１図は本発明のプロセッサ間通信方式を適用したマル
チプロセッサシステムの一例を示すブロック図、 第２図は制御用プロセッサー０−ｎの処理例の流れ図お
よび、 第３図は制御用プロセッサ以外のプロセッサの処理例の
流れ図である。 図において、 １０−１〜１０−ｎ・・・プロセッサ １１−１〜１１−ｎ・・・シリアルインタフェイス回路 １２−１〜１２−ｎ・・・受信データ信号線１３−１〜
１３−ｎ・・・送信データ信号線１４−１〜１４−ｎ・
・・送受信切り替え信号線１５−１〜１５−ｎ・・・送
受信バッファ回路２０・・・データ信号線 ２１・・・同期クロック信号線 ２２・・・調停信号線

Claims (1)

1. 【特許請求の範囲】 シリアルインタフェイス回路を有する複数のプロセッサ
   から構成されるマルチプロセッサシステムにおいて、 前記複数のプロセッサの内の一つのプロセッサを制御用
   プロセッサとし、 該制御用プロセッサおよび他のプロセッサの各々に送受
   信方向の切り替え可能な送受信バッファ回路を設け、 各プロセッサのシリアルインタフェイス回路の入出力端
   子を自己の送受信バッファ回路を介して共通な１本のデ
   ータ信号線に接続すると共に、共通の同期クロック信号
   線により各シリアルインタフェイス回路の同期をとり、
   更に、共通の調停信号線を前記制御用プロセッサの入力
   端子および他のプロセッサの出力端子に接続し、 前記制御用プロセッサが、他のプロセッサから前記共通
   の調停信号線に出される信号を契機として送信要求元プ
   ロセッサの探索、前記共通のデータ信号線を使用した通
   信の許可を管理することにより、共通の１本のデータ信
   号線を介して複数のプロセッサ間でシリアルにデータの
   通信を行うことを特徴とするシリアル伝送によるプロセ
   ッサ間通信方式。