JPH04282744A - マルチプロセッサ制御装置 - Google Patents
マルチプロセッサ制御装置Info
- Publication number
- JPH04282744A JPH04282744A JP7045591A JP7045591A JPH04282744A JP H04282744 A JPH04282744 A JP H04282744A JP 7045591 A JP7045591 A JP 7045591A JP 7045591 A JP7045591 A JP 7045591A JP H04282744 A JPH04282744 A JP H04282744A
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- Japan
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- processor
- processors
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- connection
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- Pending
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- 238000004904 shortening Methods 0.000 abstract description 4
- 230000000630 rising effect Effects 0.000 description 10
- 230000002860 competitive effect Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、複数のプロセッサの中
から一つを選択して共用バスに接続するマルチプロセッ
サ制御装置に関するものである。
から一つを選択して共用バスに接続するマルチプロセッ
サ制御装置に関するものである。
【０００２】
【従来の技術】従来のマルチプロセッサ制御装置の一例
を図３に示す。この装置は２つのプロセッサ１０，２０
の内、一つを選択して共用バス６０に接続するためのも
ので、競合処理回路３０およびドライバ／レシーバ回路
４０，５０により構成されている。プロセッサ１０，２
０は図４に示すクロックＣＫに同期して動作し、共用バ
スへの接続を要求するときは、それぞれハイレベルの接
続要求信号Ｒ１，Ｒ２をクロックＣＫに同期して競合処
理回路３０に出力する。例えば図４のようにパルスＰ１
の立上りに同期してプロセッサ１０，２０が同時に接続
要求信号Ｒ１，Ｒ２を出力したとすると、処理回路３０
は各プロセッサ１０，２０の予め決められた優先順にも
とづいてどの順番でプロセッサを共用バス６０に接続す
るかを判断し、クロックＣＫの１周期分の時間、ローレ
ベルとなる接続許可信号Ｅ１，Ｅ２をドライバ／レシー
バ回路４０，５０に出力する。例えば、プロセッサ１０
の方が優先順位が高いとすると、処理回路３０は図４に
示すように、まず接続許可信号Ｅ１をドライバ／レシー
バ回路４０に出力し、次に接続許可信号Ｅ２をドライバ
／レシーバ回路５０に出力する。そして、ドライバ／レ
シーバ回路４０は信号Ｅ１がローレベルの期間、プロセ
ッサ１０を共用バスに接続し、一方、ドライバ／レシー
バ回路５０は信号Ｅ２がローレベルの期間、プロセッサ
２０を共用バスに接続する。
を図３に示す。この装置は２つのプロセッサ１０，２０
の内、一つを選択して共用バス６０に接続するためのも
ので、競合処理回路３０およびドライバ／レシーバ回路
４０，５０により構成されている。プロセッサ１０，２
０は図４に示すクロックＣＫに同期して動作し、共用バ
スへの接続を要求するときは、それぞれハイレベルの接
続要求信号Ｒ１，Ｒ２をクロックＣＫに同期して競合処
理回路３０に出力する。例えば図４のようにパルスＰ１
の立上りに同期してプロセッサ１０，２０が同時に接続
要求信号Ｒ１，Ｒ２を出力したとすると、処理回路３０
は各プロセッサ１０，２０の予め決められた優先順にも
とづいてどの順番でプロセッサを共用バス６０に接続す
るかを判断し、クロックＣＫの１周期分の時間、ローレ
ベルとなる接続許可信号Ｅ１，Ｅ２をドライバ／レシー
バ回路４０，５０に出力する。例えば、プロセッサ１０
の方が優先順位が高いとすると、処理回路３０は図４に
示すように、まず接続許可信号Ｅ１をドライバ／レシー
バ回路４０に出力し、次に接続許可信号Ｅ２をドライバ
／レシーバ回路５０に出力する。そして、ドライバ／レ
シーバ回路４０は信号Ｅ１がローレベルの期間、プロセ
ッサ１０を共用バスに接続し、一方、ドライバ／レシー
バ回路５０は信号Ｅ２がローレベルの期間、プロセッサ
２０を共用バスに接続する。
【０００３】
【発明が解決しようとする課題】プロセッサ１０はこの
ようにして共用バス６０に接続されると、バス６０を通
じて信号の送受信を行い、それを次のパルスＰ２の立上
りまでに終了する。プロセッサ２０についても同様であ
り、共用バス６０に接続されると、次のパルスの立上り
までに、バス６０を通じて信号の送受信を行う。
ようにして共用バス６０に接続されると、バス６０を通
じて信号の送受信を行い、それを次のパルスＰ２の立上
りまでに終了する。プロセッサ２０についても同様であ
り、共用バス６０に接続されると、次のパルスの立上り
までに、バス６０を通じて信号の送受信を行う。
【０００４】ところで、処理回路６０はプロセッサから
接続要求信号を受け取って処理を開始し、処理終了後、
プロセッサをバスに接続させる。従って、例えばプロセ
ッサ１０が接続要求信号Ｒ１を出力して実際にバス６０
に接続されるのは、上記処理のための時間が経過した後
である。そのため、プロセッサ１０，２０が実際にバス
６０を通じて信号の送受信を行えるのは、クロックＣＫ
の１周期分より短い期間となってしまう。プロセッサの
中に接続要求信号を出力するタイミングが遅いものがあ
ると、処理回路３０における処理が遅れ、接続許可信号
が出力されるタイミングはさらに遅くなる。従って、プ
ロセッサがバス６０を実際に利用できる時間は一層、短
くなり、場合によっては次のパルスの立上りまでに送受
信が終了しないため、ウェイトを挿入して接続時間を延
長することが必要となる。その結果、システム全体の処
理速度は大きく低下する。
接続要求信号を受け取って処理を開始し、処理終了後、
プロセッサをバスに接続させる。従って、例えばプロセ
ッサ１０が接続要求信号Ｒ１を出力して実際にバス６０
に接続されるのは、上記処理のための時間が経過した後
である。そのため、プロセッサ１０，２０が実際にバス
６０を通じて信号の送受信を行えるのは、クロックＣＫ
の１周期分より短い期間となってしまう。プロセッサの
中に接続要求信号を出力するタイミングが遅いものがあ
ると、処理回路３０における処理が遅れ、接続許可信号
が出力されるタイミングはさらに遅くなる。従って、プ
ロセッサがバス６０を実際に利用できる時間は一層、短
くなり、場合によっては次のパルスの立上りまでに送受
信が終了しないため、ウェイトを挿入して接続時間を延
長することが必要となる。その結果、システム全体の処
理速度は大きく低下する。
【０００５】また、システムの処理速度を上げるため、
クロックＣＫの周期を短くしようとすると、プロセッサ
が実際にバスを利用できる期間はさらに短くなるので、
クロック周期を短縮してシステムの処理速度を上げるこ
とは極めて困難である。
クロックＣＫの周期を短くしようとすると、プロセッサ
が実際にバスを利用できる期間はさらに短くなるので、
クロック周期を短縮してシステムの処理速度を上げるこ
とは極めて困難である。
【０００６】本発明の目的は、このような問題を解決し
、競合処理に伴う時間遅れによってシステムの処理速度
が低下することを防止し、かつクロック周期の短縮によ
る処理速度の向上を可能としたマルチプロセッサ制御装
置を提供することにある。
、競合処理に伴う時間遅れによってシステムの処理速度
が低下することを防止し、かつクロック周期の短縮によ
る処理速度の向上を可能としたマルチプロセッサ制御装
置を提供することにある。
【０００７】
【課題を解決するための手段】本発明は、所定のクロッ
クに同期して動作する複数のプロセッサが接続要求信号
を出力したとき、前記プロセッサの優先順位にもとづい
て前記プロセッサの一つを選択し、選択した前記プロセ
ッサを共用バスに接続するマルチプロセッサ制御装置に
おいて、前記プロセッサのそれぞれに対応して設けられ
、接続許可信号が入力されたとき、対応する前記プロセ
ッサを前記共用バスに接続する接続回路と、前記プロセ
ッサが前記接続要求信号を出力しないとき、優先度が最
も高い前記プロセッサに対応する前記接続回路に前記接
続許可信号を出力し、複数の前記プロセッサが前記接続
要求信号を出力したとき、それらプロセッサの優先順位
の順に、対応する前記接続回路に前記接続許可信号を前
記クロックに同期し、前記クロックの１周期に相当する
時間ごとに切り替えて出力する競合処理回路とを備えた
ことを特徴とする。
クに同期して動作する複数のプロセッサが接続要求信号
を出力したとき、前記プロセッサの優先順位にもとづい
て前記プロセッサの一つを選択し、選択した前記プロセ
ッサを共用バスに接続するマルチプロセッサ制御装置に
おいて、前記プロセッサのそれぞれに対応して設けられ
、接続許可信号が入力されたとき、対応する前記プロセ
ッサを前記共用バスに接続する接続回路と、前記プロセ
ッサが前記接続要求信号を出力しないとき、優先度が最
も高い前記プロセッサに対応する前記接続回路に前記接
続許可信号を出力し、複数の前記プロセッサが前記接続
要求信号を出力したとき、それらプロセッサの優先順位
の順に、対応する前記接続回路に前記接続許可信号を前
記クロックに同期し、前記クロックの１周期に相当する
時間ごとに切り替えて出力する競合処理回路とを備えた
ことを特徴とする。
【０００８】
【実施例】次に本発明の実施例について説明する。図１
に本発明によるマルチプロセッサ制御装置の一例を示す
。この装置は優先順位の高いプロセッサ１と優先順位の
低いプロセッサ２の内、一つを選択して共用バス６に接
続するためのもので、競合処理回路３およびドライバ／
レシーバ回路４，５により構成され、プロセッサ１，２
を含め、各部は所定のクロックに同期して動作する。 ドライバ／レシーバ回路４はローレベルの接続許可信号
Ｅ１を受け取ると、プロセッサ１を共用バス６に接続し
、ドライバ／レシーバ回路５はローレベルの接続許可信
号Ｅ２を受け取ると、プロセッサ２を共用バス６に接続
する。競合処理回路３は、プロセッサ１，２が接続要求
信号を出力していないときは、ローレベルの接続許可信
号Ｅ１をドライバ／レシーバ回路４に出力し、プロセッ
サ１，２が接続要求信号Ｒ１，Ｒ２を出力したときは、
プロセッサ１，２の優先順位にもとづく判断処理を次の
クロックの立上りまでに行い、次のクロックの立上りか
らさらに次のクロックの立上りまでの間、ハイレベルの
接続許可信号Ｅ１と、ローレベルの接続許可信号Ｅ２を
出力する。
に本発明によるマルチプロセッサ制御装置の一例を示す
。この装置は優先順位の高いプロセッサ１と優先順位の
低いプロセッサ２の内、一つを選択して共用バス６に接
続するためのもので、競合処理回路３およびドライバ／
レシーバ回路４，５により構成され、プロセッサ１，２
を含め、各部は所定のクロックに同期して動作する。 ドライバ／レシーバ回路４はローレベルの接続許可信号
Ｅ１を受け取ると、プロセッサ１を共用バス６に接続し
、ドライバ／レシーバ回路５はローレベルの接続許可信
号Ｅ２を受け取ると、プロセッサ２を共用バス６に接続
する。競合処理回路３は、プロセッサ１，２が接続要求
信号を出力していないときは、ローレベルの接続許可信
号Ｅ１をドライバ／レシーバ回路４に出力し、プロセッ
サ１，２が接続要求信号Ｒ１，Ｒ２を出力したときは、
プロセッサ１，２の優先順位にもとづく判断処理を次の
クロックの立上りまでに行い、次のクロックの立上りか
らさらに次のクロックの立上りまでの間、ハイレベルの
接続許可信号Ｅ１と、ローレベルの接続許可信号Ｅ２を
出力する。
【０００９】次に、図２に示すタイミングチャートを用
いて動作を説明する。プロセッサ１，２がいずれも接続
要求信号を出力していないときは、競合処理回路３はド
ライバ／レシーバ回路４にローレベルの許可信号Ｅ１を
出力し、一方、ドライバ／レシーバ回路５にはハイレベ
ルの許可信号Ｅ２を出力する。従って、このときプロセ
ッサ１のみが共用バス６に接続されている。
いて動作を説明する。プロセッサ１，２がいずれも接続
要求信号を出力していないときは、競合処理回路３はド
ライバ／レシーバ回路４にローレベルの許可信号Ｅ１を
出力し、一方、ドライバ／レシーバ回路５にはハイレベ
ルの許可信号Ｅ２を出力する。従って、このときプロセ
ッサ１のみが共用バス６に接続されている。
【００１０】次に、パルスＰ１の立上りに同期してプロ
セッサ１，２が要求信号Ｒ１，Ｒ２を出力すると、処理
回路３は次のパルスＰ２の立上りまでの期間で、プロセ
ッサ１，２の優先順位にもとづく競合処理を行う。この
例では、プロセッサ１をまずバス６に接続し、次にプロ
セッサ２をバス６に接続することになる。そして、プロ
セッサ１はパルスＰ１〜パルスＰ２の期間ですでにバス
６に接続されているので、この期間中、プロセッサ１は
バス６を通じて信号の送受信を行う。その後、パルスＰ
２の立上りのタイミングで、処理回路３は競合処理の結
果にもとづき、ハイレベルの許可信号Ｅ１とローレベル
の許可信号Ｅ２とをパルスＰ２〜パルスＰ３の期間でそ
れぞれドライバ／レシーバ回路４，５に出力し、プロセ
ッサ２をバス６に接続する。そしてプロセッサ２はパル
スＰ２の立上りからの１周期の期間にバス６を通じて信
号の送受信を行う。
セッサ１，２が要求信号Ｒ１，Ｒ２を出力すると、処理
回路３は次のパルスＰ２の立上りまでの期間で、プロセ
ッサ１，２の優先順位にもとづく競合処理を行う。この
例では、プロセッサ１をまずバス６に接続し、次にプロ
セッサ２をバス６に接続することになる。そして、プロ
セッサ１はパルスＰ１〜パルスＰ２の期間ですでにバス
６に接続されているので、この期間中、プロセッサ１は
バス６を通じて信号の送受信を行う。その後、パルスＰ
２の立上りのタイミングで、処理回路３は競合処理の結
果にもとづき、ハイレベルの許可信号Ｅ１とローレベル
の許可信号Ｅ２とをパルスＰ２〜パルスＰ３の期間でそ
れぞれドライバ／レシーバ回路４，５に出力し、プロセ
ッサ２をバス６に接続する。そしてプロセッサ２はパル
スＰ２の立上りからの１周期の期間にバス６を通じて信
号の送受信を行う。
【００１１】また、パルスＰ３の立上りに同期してプロ
セッサ２だけが要求信号Ｒ２を出力すると、処理回路３
はパルスＰ３〜パルスＰ４の期間で競合処理を行い、そ
の結果にもとづいてパルスＰ４〜パルスＰ５の期間で、
ハイレベルの許可信号Ｅ１とローレベルの許可信号Ｅ２
とをそれぞれドライバ／レシーバ回路４，５に出力し、
プロセッサ２をバス６に接続する。そしてプロセッサ２
はパルスＰ４の立上りからの１周期の期間にバス６を通
じて信号の送受信を行う。
セッサ２だけが要求信号Ｒ２を出力すると、処理回路３
はパルスＰ３〜パルスＰ４の期間で競合処理を行い、そ
の結果にもとづいてパルスＰ４〜パルスＰ５の期間で、
ハイレベルの許可信号Ｅ１とローレベルの許可信号Ｅ２
とをそれぞれドライバ／レシーバ回路４，５に出力し、
プロセッサ２をバス６に接続する。そしてプロセッサ２
はパルスＰ４の立上りからの１周期の期間にバス６を通
じて信号の送受信を行う。
【００１２】
【発明の効果】以上説明したように本発明のマルチプロ
セッサ制御回路によれば、優先順位の低いプロセッサは
接続要求信号を出力してからシステムクロックの１周期
分の時間だけ遅れて共用バスに接続されるが、プロセッ
サは必ずシステムクロックの１周期の間、共用バスに接
続され、その全期間を信号の送受信に利用できる。従っ
て、競合処理に伴う時間遅れによってシステムの処理速
度が低下することはなく、また、クロック周期の短縮に
よって処理速度を上げることが可能となる。
セッサ制御回路によれば、優先順位の低いプロセッサは
接続要求信号を出力してからシステムクロックの１周期
分の時間だけ遅れて共用バスに接続されるが、プロセッ
サは必ずシステムクロックの１周期の間、共用バスに接
続され、その全期間を信号の送受信に利用できる。従っ
て、競合処理に伴う時間遅れによってシステムの処理速
度が低下することはなく、また、クロック周期の短縮に
よって処理速度を上げることが可能となる。
【図１】本発明によるマルチプロセッサ制御装置の一例
を示すブロック図である。
を示すブロック図である。
【図２】図１のマルチプロセッサ制御装置の動作を示す
タイミングチャートである。
タイミングチャートである。
【図３】従来のマルチプロセッサ制御装置の一例を示す
ブロック図である。
ブロック図である。
【図４】図３のマルチプロセッサ制御装置の動作を示す
タイミングチャートである。
タイミングチャートである。
１，２ プロセッサ
３ 競合処理回路
４，５ ドライバ／レシーバ回路
６ 共用バス
Claims (1)
- 【請求項１】所定のクロックに同期して動作する複数の
プロセッサが接続要求信号を出力したとき、前記プロセ
ッサの優先順位にもとづいて前記プロセッサの一つを選
択し、選択した前記プロセッサを共用バスに接続するマ
ルチプロセッサ制御装置において、前記プロセッサのそ
れぞれに対応して設けられ、接続許可信号が入力された
とき、対応する前記プロセッサを前記共用バスに接続す
る接続回路と、前記プロセッサが前記接続要求信号を出
力しないとき、優先度が最も高い前記プロセッサに対応
する前記接続回路に前記接続許可信号を出力し、複数の
前記プロセッサが前記接続要求信号を出力したとき、そ
れらプロセッサの優先順位の順に、対応する前記接続回
路に前記接続許可信号を前記クロックに同期し、前記ク
ロックの１周期に相当する時間ごとに切り替えて出力す
る競合処理回路とを備えたことを特徴とするマルチプロ
セッサ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045591A JPH04282744A (ja) | 1991-03-12 | 1991-03-12 | マルチプロセッサ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7045591A JPH04282744A (ja) | 1991-03-12 | 1991-03-12 | マルチプロセッサ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04282744A true JPH04282744A (ja) | 1992-10-07 |
Family
ID=13432003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7045591A Pending JPH04282744A (ja) | 1991-03-12 | 1991-03-12 | マルチプロセッサ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04282744A (ja) |
-
1991
- 1991-03-12 JP JP7045591A patent/JPH04282744A/ja active Pending
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