JPH10124455A

JPH10124455A - シリアル通信回路

Info

Publication number: JPH10124455A
Application number: JP8283985A
Authority: JP
Inventors: Keiji Haketa; 圭司羽毛田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1996-10-25
Filing date: 1996-10-25
Publication date: 1998-05-15

Abstract

(57)【要約】【課題】簡単な回路構成でありながら、シリアル通信の
シフト動作が開始されるまでの遅延時間を常に一定に保
ち、ＣＰＵのソフトウエア上の負担を軽減することがで
き、安価なシステムを実現可能なシリアル通信回路を提
供する。【解決手段】クロックパルス信号に同期してデータシフ
トを行うシリアル通信回路本体１０と、ある一定時間を
カウントするカウンタ回路２４と、シリアル通信回路本
体およびカウンタ回路を制御し、カウンタ回路のカウン
ト動作による一定の遅延時間の経過後にシリアル通信回
路本体のデータシフト動作を開始させるように制御する
制御回路３０とを具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（ＩＣ）に形成されたシリアル通信回路に係り、特にシ
フトレジスタを用いたクロック同期式のシリアル通信回
路に関するもので、例えばマイクロコンピュータ（マイ
コン）に使用される。

【０００２】

【従来の技術】従来の例えば組み込み用の８ビットマイ
コンに採用されているクロック同期式のシリアル通信回
路は、例えば図４に示すように構成されている。そし
て、図５に示すように、上記シリアル通信回路をそれぞ
れ内蔵した２個のマイコン５１、５２の相互間は、例え
ば４本の配線５０１〜５０４を介して接続されており、
図６に示すように、クロックパルス信号ＣＬＯＣＫ、送
信データＤＡＴＡＯＵＴ、受信データＤＡＴＡＩＮ
を授受している。

【０００３】図４に示すシリアル通信回路において、１
１はデータ入力端子、１２はデータ出力端子、１３はク
ロック入出力端子、２０はクロックパルス選択回路、２
１はクロックパルス切換回路、２２はゲート回路、４０
はシリアル通信回路本体、５０は制御回路である。

【０００４】前記シリアル通信回路本体４０は、ＣＬＯ
ＣＫ信号に同期してデータシフト動作を行う８ビットの
シフトレジスタ１４と、前記シフトレジスタに送信デー
タをセットするための送信バッファ回路１５と、前記シ
フトレジスタに入力した受信データを格納するための受
信バッファ回路１６と、クロックパルス信号をカウント
することにより前記シフトレジスタ１４のデータシフト
動作の回数をカウントする３ビットカウンタ回路１７
と、通信許可信号によりセットされ、反転出力／Ｑによ
り前記３ビットカウンタ回路１７をリセットするフリッ
プフロップ（Ｆ／Ｆ）回路１８と、前記３ビットカウン
タ回路１７の最終段出力を受けてその立上りを検出し、
終了検出信号を出力する立上り検出回路１９とを具備す
る。

【０００５】前記データ入力端子１１は、マイコン外部
から受信データが入力し、これを前記シフトレジスタ１
４に入力するためのものである。前記データ入力端子１
２は、前記シフトレジスタ１４のデータシフト動作によ
りシフトされた送信データをマイコン外部に出力するた
めのものである。前記クロック入出力端子１３は、マイ
コン外部と間でＣＬＯＣＫ信号の入出力を行うためのも
のである。

【０００６】前記クロックパルス選択回路２０は、マイ
コン内部で発生した複数のクロックパルス入力信号を選
択するものである。前記クロックパルス切換回路２１
は、前記クロック入出力端子１３からのクロックパルス
信号あるいはクロックパルス選択回路２０からのクロッ
クパルス信号を切換選択して前記ゲート回路２２に供給
し、あるいは前記アンドゲート回路２２から出力するク
ロックパルス信号を切換選択して前記クロック入出力端
子１３に供給するものである。

【０００７】前記ゲート回路２２は、前記通信許可信号
が活性状態の期間に前記クロックパルス切換回路２１か
らのクロックパルス信号を通過させ、その通過出力を前
記シフトレジスタ１４および前記３ビットカウンタ回路
１７にクロックパルス信号として供給するものである。

【０００８】次に、図５の２個のマイコン５１、５２の
相互間における同時送受信動作のシーケンスについて図
６を参照しながら説明する。（１）送信側のマイコン（例えば５１）でイネーブル制
御信号ＥＮＡＢＬＥをセットする（活性化する）。

【０００９】（２）相手方のマイコン（本例では５２）
が送信データを確実にセットするまで、送信側のマイコ
ン５１でソフトウエア的にウエイト処理（ループ処理）
を行う。

【００１０】（３）送信側のマイコン５１で８ビットの
送信データ１を内部のシリアル通信回路のシフトレジス
タにセットする。（４）送信側のマイコン５１でクロックパルス信号に同
期して前記シフトレジスタの８ビットの送信データ１を
シフト動作させてＤＡＴＡＯＵＴ端子から出力した
後、ＤＡＴＡＩＮ端子に入力する相手方のマイコン５
２からの受信データ１をクロックパルス信号に同期して
前記シフトレジスタに取り込む。

【００１１】（５）送信側のマイコン５１で新たに８ビ
ットの送信データ２を前記シフトレジスタにセットする（６）相手方のマイコン５２が受信データ（前記送信デ
ータ１に相当する。）を確実に取り込み、次の送信デー
タをセットするまで、送信側のマイコン５１でソフトウ
エア的にウエイト処理を行う。

【００１２】（７）送信側のマイコン５１で再び前記シ
フトレジスタの８ビットの送信データ２をシフト動作さ
せた後、相手方のマイコン５２からの受信データ２をク
ロックパルス信号に同期して前記シフトレジスタに取り
込む。

【００１３】（８）送信側のマイコン５１で上記した送
受信動作を必要回数だけ終了したら、ＥＮＡＢＬＥ信号
をリセットする（非活性化する）。つまり、上記シーケ
ンスでは、送信側のマイコン５１は、相手方のマイコン
５２のデータ処理が終了して送受信状態になるまではソ
フトウエア的にウエイト処理を行う必要がある。

【００１４】ところで、例えばＶＦＤ（蛍光表示管装
置）のドライバ回路によるセグメント信号、グリッドス
キャンパルス信号の出力とか、リモコン入力信号の読み
込みとか、ＶＴＲサーボ制御に際しては、シリアル通信
として厳密なタイミング制御を要求される。つまり、デ
ータの送受信動作を最優先順位で行わないと、蛍光表示
の表示むら、リモコン読み込み性能、サーボ制御特性
（応答性など）に悪い影響がでる。

【００１５】そして、送信側マイコンにおいて上記した
最優先順位のような優先度の高い処理と前記したように
相手方マイコンの動作を待つためのウエイト処理を必要
とするシーケンスの処理とが共存する場合、相手方マイ
コンの動作を待つためのウエイト処理中に優先度の高い
処理が入ると、本来の処理時間以上にウエイト時間が長
くなり、通信が一定時間以内に終了しなかったりする問
題が生じる。

【００１６】つまり、シリアル通信に際して前記したよ
うに相手方マイコンの動作を待つためのウエイト処理を
必要とすることは、タイミング的にも処理能力的にも不
利であるという問題がある。

【００１７】この対策として、図４のシリアル通信回路
本体４０の入出力部にｎ段のＦＩＦＯ（ファーストイン
・ファーストアウト）バッファ回路を挿入することは可
能であるが、ｎ個以上の送信データを送る場合には、ｎ
個の送信データの間隔でウエイト処理を必要とする（従
来よりはウエイト回数が減る）という問題が残る。

【００１８】また、前記ｎ段のＦＩＦＯバッファ回路が
片方のマイコンのシリアル通信回路にしか挿入されてい
ない場合、ＦＩＦＯバッファ回路が挿入されていないマ
イコン側でウエイト処理を必要となり、このＦＩＦＯバ
ッファ回路が挿入されていないマイコンの性能でウエイ
ト時間、通信時間が決まってしまうという問題がある。

【００１９】換言すれば、従来のマイコンに採用されて
いるクロック同期式のシリアル通信回路は、ソフトウエ
ア的なウエイト処理を必要とするステップが多いので、
ＣＰＵのソフトウエア上の負担が重い。

【００２０】

【発明が解決しようとする課題】上記したように従来の
クロック同期式のシリアル通信回路は、ソフトウエア的
なウエイト処理を必要とするステップが多いので、ＣＰ
Ｕのソフトウエア上の負担が重いという問題があった。

【００２１】本発明は上記の問題点を解決すべくなされ
たもので、簡単な回路構成でありながら、シリアル通信
のシフト動作が開始されるまでの遅延時間を常に一定に
保ち、ＣＰＵのソフトウエア上の負担を軽減することが
でき、安価なシステムを実現可能なシリアル通信回路を
提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明のシリアル通信回
路は、クロックパルス信号に同期してデータシフトを行
うシリアル通信回路本体と、ある一定時間をカウントす
るカウンタ回路と、前記シリアル通信回路本体およびカ
ウンタ回路を制御し、前記カウンタ回路のカウント動作
による一定の遅延時間の経過後に前記シリアル通信回路
本体のデータシフト動作を開始させるように制御する制
御回路とを具備することを特徴とする。

【００２３】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る８ビットマイコンに採用されているクロ
ック同期式のシリアル通信回路の一例を示している。

【００２４】図１において、１０はシリアル通信回路本
体、１１はデータ入力端子、１２はデータ出力端子、１
３はクロック入出力端子、２０はクロックパルス選択回
路、２１はクロックパルス切換回路、２２はゲート回
路、２３は二入力のアンドゲート回路、２４はカウンタ
回路、３０は制御回路である。

【００２５】前記シリアル通信回路本体１０は、ＣＬＯ
ＣＫ信号に同期してデータシフト動作を行う８ビットの
シフトレジスタ１４と、前記シフトレジスタに送信デー
タをセットするための送信バッファ回路１５と、前記シ
フトレジスタに入力した受信データを格納するための受
信バッファ回路１６と、クロックパルス信号をカウント
することにより前記シフトレジスタ１４のデータシフト
動作の回数をカウントすることにより前記シフトレジス
タ１１のデータシフト動作の回数をカウントするシフト
回数カウンタ回路１７と、通信許可信号によりセットさ
れ、反転出力／Ｑにより前記シフト回数カウンタ回路１
７をリセットするフリップフロップ（Ｆ／Ｆ）回路１８
と、前記シフト回数カウンタ回路１７の最終段出力を受
けてその立上りを検出し、終了検出信号を出力する立上
り検出回路１９とを具備する。

【００２６】前記データ入力端子１１は、マイコン外部
から受信データが入力し、これを前記シフトレジスタ１
４に入力するためのものである。前記データ入力端子１
２は、前記シフトレジスタ１４のデータシフト動作によ
りシフトされた送信データをマイコン外部に出力するた
めのものである。前記クロック入出力端子１３は、マイ
コン外部と間でＣＬＯＣＫ信号の入出力を行うためのも
のである。

【００２７】前記クロックパルス選択回路２０は、マイ
コン内部で発生した複数のクロックパルス入力信号を選
択するものである。ここで、前記シフトレジスタ１４が
８ビットレジスタである場合、前記シフト回数カウンタ
回路１７はシリアル通信回路本体のタシフト動作の回数
をカウントするためにｎ≧３の設定が必要であり、本例
では３ビットカウンタ回路１７が用いられている。

【００２８】前記クロックパルス選択回路２０は、マイ
コン内部で発生した複数のクロックパルス入力信号を選
択するものである。前記クロックパルス切換回路２１
は、前記クロック入出力端子１３からのクロックパルス
信号あるいはクロックパルス選択回路２０からのクロッ
クパルス信号を切換選択して前記ゲート回路２２に供給
し、あるいは前記アンドゲート回路２３から出力するク
ロックパルス信号を切換選択して前記クロック入出力端
子１３に供給するものである。

【００２９】前記ゲート回路２２は、前記通信許可信号
が活性状態の期間に前記クロックパルス切換回路２１か
らのクロックパルス信号を通過させるものである。二入
力のアンドゲート回路２３は、前記ゲート回路２２の出
力信号および前記カウンタ回路２４のカウント出力信号
が入力し、アンド処理出力を前記シフトレジスタ１１お
よび前記シフト回数カウンタ回路１７にクロックパルス
信号として供給するものである。

【００３０】前記カウンタ回路２４は、前記通信許可信
号を受けてある一定時間をカウントするものであり、例
えば図２に示すように構成されている。図２において、
クロックパルス信号入力および通信許可信号は二入力の
アンドゲート２４１に入力し、このアンドゲート回路２
４１の出力クロックパルス信号はｎビットカウンタ２４
２のカウント入力となり、前記通信許可信号はインバー
タ回路２４３により反転されて前記ｎビットカウンタ２
４２のリセット入力Ｒとなる。

【００３１】設定データレジスタ２４４は、前記ｎビッ
トカウンタ２４２による前記一定時間に相当するカウン
ト値の設定データを格納し、この設定データと前記カウ
ンタ２４２のカウントデータは比較回路２４５に入力す
る。

【００３２】上記比較回路２４５の一致出力はＦ／Ｆ回
路２４６のセット入力となり、前記インバータ回路２４
３の出力は前記フリップフロップ回路２４６のリセット
入力となる。

【００３３】一方、図１中の制御回路３０は、前記シリ
アル通信回路本体１０、クロックパルス選択回路２０、
クロックパルス切換回路２１およびカウンタ回路２４を
制御するためのものであり、前記カウンタ回路２４によ
る一定時間のカウント終了後に前記シリアル通信回路本
体１０のデータシフト動作を開始させるように制御する
機能を有する。

【００３４】即ち、制御回路３０は、前記クロックパル
ス選択回路２０の動作を制御するための制御信号（クロ
ック選択信号）と、前記クロックパルス切換回路２１の
動作を制御するための制御信号（クロック切換信号）
と、前記カウンタ回路２４のカウント動作を制御するた
めのカウンタ制御信号と、シリアル通信の動作を許可す
るための制御信号（通信許可信号）などを出力し、前記
立上り検出回路１９からの終了検出信号を受けることに
より前記各制御信号を非活性状態に戻す。

【００３５】次に、図１の構成のシリアル通信回路にお
ける基本的な動作を説明する。通信許可信号Ｃがイネー
ブル状態（シリアル通信が可能な状態）になってから、
カウンタ回路２４である一定時間をカウントした後（一
定の遅延時間の経過後）にカウンタ回路２４の出力が活
性状態になる。

【００３６】また、前記通信許可信号がイネーブル状態
になると、ゲート回路２２をクロックパルス信号が通過
する。そして、前記カウンタ回路２４の出力が活性状態
になると、前記ゲート回路２２からのクロックパルス信
号がゲート回路２３を通過してシフトレジスタ１４に入
力し、シリアル通信回路本体１０のデータシフト動作が
開始する。

【００３７】なお、前記ゲート回路２２に入力するクロ
ックパルス信号としては、マイコン内部で発生したクロ
ックパルス信号をクロックパルス選択回路２０で選択し
たものをクロックパルス切換回路２１で選択した信号、
あるいは、マイコン外部からクロック入出力端子１３を
介して入力したクロックパルス信号をクロックパルス切
換回路２１で選択した信号である。

【００３８】また、前記通信許可信号がイネーブル状態
になった時にＦ／Ｆ回路１８がセットされ、そのリセッ
ト出力／Ｑにより３ビットカウンタ１７がリセットさ
れ、３ビットカウンタ１７で前記ゲート回路２３からの
クロックパルス信号を８回カウント（シフトレジスタ１
４のデータシフト動作の回数を８回カウント）した時の
カウント出力Ｄが立上り検出回路１９により検出され、
その検出出力により通信許可信号が非活性状態に制御さ
れる。

【００３９】図１の構成のシリアル通信回路を備えた２
個のマイコンの相互間を図５に示したように接続して同
時送受信動作を行う場合に次のようなシーケンスを採用
することが可能になる。

【００４０】（１）送信側のマイコン（例えば５１）で
イネーブル制御信号ＥＮＡＢＬＥをセットする（活性化
する）。（２）送信側のマイコン５１で８ビットの送信データ１
を内部のシリアル通信回路のシフトレジスタ１４にセッ
トする。

【００４１】（３）相手方のマイコン（本例では５２）
が送信データを確実にセットするまでの時間をカウンタ
回路２４による遅延時間として予め設定しておくことに
より、上記遅延時間の経過後に、送信側のマイコン５１
でクロックパルス信号に同期して前記シフトレジスタの
８ビットの送信データ１をシフト動作させてＤＡＴＡＯ
ＵＴ端子から出力した後、ＤＡＴＡＩＮ端子に入力す
る相手方のマイコン５２からの受信データ１をクロック
パルス信号に同期してシフトレジスタ１４に取り込む。

【００４２】（４）送信側のマイコン５１で新たに８ビ
ットの送信データ２をシフトレジスタ１４にセットす
る。（５）相手方のマイコン５２が受信データ（前記送信デ
ータ１に相当する。）を確実に取り込み、次の送信デー
タをセットするまでの時間を前記カウンタ回路２４によ
る遅延時間として予め設定しておくことにより、上記遅
延時間の経過後に、送信側のマイコン５１で再びシフト
レジスタ１４の８ビットの送信データ２をシフト動作さ
せた後、相手方のマイコン５２からの受信データ２をク
ロックパルスに信号同期してシフトレジスタ１４に取り
込む。

【００４３】（６）送信側のマイコン５１で上記した送
受信動作を必要回数だけ終了したら、前記ＥＮＡＢＬＥ
信号をリセットする（非活性化する）。従って、図１の
シリアル通信回路によれば、シリアル通信のシフト動作
が開始されるまでの遅延時間を常に一定に保ち、マイコ
ンに搭載されているＣＰＵ（図示せず）のソフトウエア
上の負担（ウエイト処理）を軽減することが可能にな
る。この場合、簡単な回路構成であるので、コストダウ
ンが可能になり、安価なシステムを実現することが可能
になる。

【００４４】なお、前記カウンタ回路２４のカウント値
を可変設定する機能を持たせるためには、カウンタ回路
２４に入力するクロックパルス信号を選択する選択回路
２０を設け、あるいは前記カウンタ回路２４のカウント
値を選択設定する設定回路を設ければよい。

【００４５】前記カウンタ回路２４のカウント値を選択
設定する設定回路の一例として、前記したようにカウン
ト値の設定データを格納する設定データレジスタ２４４
と、この設定データとｎビットカウンタ２４２のカウン
トデータとを比較する比較回路２４５と、比較回路２４
５の一致出力をラッチするＦ／Ｆ回路２４６とを有する
ことにより、前記カウントの対象となる一定の遅延時間
の値をプログラマブルに設定できるので、遅延時間を零
から任意の時間に選択することが可能になる。

【００４６】また、前記カウンタ回路２４と、前記シリ
アル通信回路本体１０のシフトレジスタ１４のデータシ
フト用のクロック信号をカウントするシフト回数カウン
タ回路１７とを兼用することにより回路規模を簡単化す
ることが可能であり、その一例を図３に示している。

【００４７】図３に示すシリアル通信回路は、図１に示
したシリアル通信回路と比べて、（１）カウンタ回路２
４が省略され、（２）シフト回数カウンタ回路１７とし
て４ビットカウンタ回路１７ａが用いられており、４ビ
ットカウンタ回路１７ａのカウントパルス信号としてゲ
ート回路２２の出力が入力し、４ビットカウンタ回路１
７ａの３段目の出力信号Ｑ３を用いて二入力アンドゲー
ト回路２３のゲート制御を行っている点などが異なり、
図１中と同一部分には同一符号を付している。

【００４８】これにより、４ビットカウンタ回路１７ａ
により１６パルスをカウントさせ、４ビットカウンタ回
路１７ａの４段目の出力信号Ｑ３が活性化するまでの前
半８パルスのカウント期間はシフトレジスタ１４のデー
タシフト動作を開始させないでシリアル通信開始までの
遅延とし、４ビットカウンタ回路１７ａの４段目の出力
信号Ｑ３が活性化した後の後半８パルスのカウント期間
にシフトレジスタ１４の８ビットデータのデータシフト
動作を行わせてシリアル通信を実行させる。

【００４９】この場合、マイコン内部で発生したクロッ
クパルス信号を選択してデータシフト動作を行う時は問
題がないが、マイコン外部（相手方マイコン）から入力
したクロックパルス信号を選択してデータシフト動作を
行う時はタイミング上の問題が生じるので、前記シフト
レジスタ１４のデータシフト動作の遅延をオン／オフ制
御する機能を持たせている。

【００５０】即ち、前記４ビットカウンタ回路１７ａの
４段目の出力信号Ｑ３が入力する二入力オアゲート回路
３１を設け、その禁止制御入力として前記クロック切換
信号が入力し、その出力信号を前記二入力アンドゲート
回路２３の一方の入力としている。また、前記４ビット
カウンタ回路１７ａの４段目の出力信号Ｑ３と最終段の
出力信号Ｑ４とをクロック切換信号の論理レベルに応じ
て選択するセレクタ回路３２を挿入し、このセレクタ回
路３２の出力信号を前記立上り検出回路１９の入力とし
ている。

【００５１】これにより、マイコン内部のクロックパル
ス信号の選択／マイコン外部のクロックパルス信号の選
択に応じて４ビットカウンタ回路１７ａの１６パルスカ
ウント出力Ｑ４／８パルスカウント出力Ｑ３を選択し、
結果としてシフトレジスタ１４のデータシフト動作の遅
延をオン／オフ制御することが可能になる。

【００５２】図３のシリアル通信回路によれば、通信許
可信号Ｃがイネーブル状態になってからシフトレジスタ
１４のデータシフト用のクロック信号（原クロック信
号）を４ビットカウンタ回路１７ａによりカウントする
（シフトレジスタ１４のデータシフト動作の停止回数と
データシフト動作の可能回数をカウントする）ことによ
り、データシフト動作開始時に一定時間の遅延後にデー
タシフト動作を開始させることが可能になる。

【００５３】

【発明の効果】上述したように本発明のシリアル通信回
路によれば、簡単な回路構成でありながら、シリアル通
信のシフト動作が開始されるまでの遅延時間を常に一定
に保ち、ＣＰＵのソフトウエア上の負担を軽減すること
ができ、安価なシステムを実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係る８ビットマイ
コンに採用されているクロック同期式のシリアル通信回
路の一例を示す回路図。

【図２】図１中のカウンタ回路の一具体例を示す回路
図。

【図３】本発明の第２の実施の形態に係る８ビットマイ
コンに採用されているクロック同期式のシリアル通信回
路の一例を示す回路図。

【図４】従来の８ビットマイコンに採用されているクロ
ック同期式のシリアル通信回路の一例を示す回路図。

【図５】図４のシリアル通信回路をそれぞれ内蔵した２
個のマイコン相互間の接続状態を示す回路図。

【図６】図５中の２個のマイコン相互間の同時送受信動
作時におけるイネーブル制御信号、クロックパルス信
号、送信データ、受信データの授受の様子を示す波形
図。

【符号の説明】

１０…シリアル通信回路本体、１１…データ入力端子、１２…データ出力端子、１３…クロック入出力端子、１４…シフトレジスタ、１５…送信バッファ回路、１６…受信バッファ回路、１７…３ビットカウンタ回路、１７ａ…４ビットカウンタ回路、１８…フリップフロップ回路、１９…立上り検出回路、２０…クロックパルス選択回路、２１…クロックパルス切換回路、２２…ゲート回路、２３…アンドゲート回路、２４…カウンタ回路、２４１…アンドゲート、２４２…ｎビットカウンタ、２４３…インバータ回路、２４４…設定データレジスタ、２４５…比較回路、２４６…フリップフロップ回路、３０…制御回路、３１…オアゲート回路、３２…セレクタ回路。

Claims

【特許請求の範囲】

【請求項１】クロックパルス信号に同期してデータシ
フトを行うシリアル通信回路本体と、ある一定時間をカウントするカウンタ回路と、前記シリアル通信回路本体およびカウンタ回路を制御
し、前記カウンタ回路のカウント動作による一定の遅延
時間の経過後に前記シリアル通信回路本体のデータシフ
ト動作を開始させるように制御する制御回路とを具備す
ることを特徴とするシリアル通信回路。
【請求項２】請求項１記載のシリアル通信回路におい
て、前記制御回路は、前記シリアル通信回路本体のデータシ
フト動作の遅延をオン／オフ制御する機能を有すること
を特徴とするシリアル通信回路。
【請求項３】請求項１記載のシリアル通信回路におい
て、さらに、前記カウンタ回路に対する入力クロックパルス信号を選
択する選択回路および前記カウンタ回路のカウント値を
選択設定する設定回路のいずれか一方を有し、前記カウ
ンタ回路のカウント値を可変設定する機能を有すること
を特徴とするシリアル通信回路。
【請求項４】クロックパルス信号に同期してデータシ
フトを行うシリアル通信回路本体と、前記クロックパルス信号の原クロック信号をカウントす
るカウンタ回路と、前記シリアル通信回路本体およびカウンタ回路を制御
し、前記カウンタ回路のカウント動作による一定の遅延
時間の経過後に前記シリアル通信回路本体のデータシフ
ト動作を開始させるように制御する制御回路とを具備す
ることを特徴とするシリアル通信回路。
【請求項５】請求項４記載のシリアル通信回路におい
て、前記カウンタ回路は、前記シリアル通信回路本体のデー
タシフト動作の回数をカウントするカウンタ回路を兼用
しており、前記データシフト動作の停止回数とデータシ
フト動作の可能回数をカウントすることを特徴とするシ
リアル通信回路。
【請求項６】請求項４または５記載のシリアル通信回
路において、前記制御回路は、前記シリアル通信回路本体のデータシ
フト動作の遅延をオン／オフ制御する機能を有すること
を特徴とするシリアル通信回路。