JPH0444299B2 - - Google Patents
Info
- Publication number
- JPH0444299B2 JPH0444299B2 JP14552087A JP14552087A JPH0444299B2 JP H0444299 B2 JPH0444299 B2 JP H0444299B2 JP 14552087 A JP14552087 A JP 14552087A JP 14552087 A JP14552087 A JP 14552087A JP H0444299 B2 JPH0444299 B2 JP H0444299B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- bus
- output
- bus request
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000001360 synchronised effect Effects 0.000 claims description 16
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 claims description 11
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 4
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 2
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、複数のバスマスタがバスを共有する
場合のバスの占有状態を調整するバス調停回路に
係り、特にバス占有のリクエストが頻繁にし生じ
て競合する場合に適合した改良に関する。
場合のバスの占有状態を調整するバス調停回路に
係り、特にバス占有のリクエストが頻繁にし生じ
て競合する場合に適合した改良に関する。
（従来の技術）
バス調停回路は、例えば本出願人が提案してい
る特開昭58−149531号公報で公知の、各バスマス
タに優先順位を付ける方式がある。この様にする
と、バスの占有要求が競合すると、優先順位の高
いものにバスの占有権が付与されて低いものは特
機する。
る特開昭58−149531号公報で公知の、各バスマス
タに優先順位を付ける方式がある。この様にする
と、バスの占有要求が競合すると、優先順位の高
いものにバスの占有権が付与されて低いものは特
機する。
（発明が解決しようとする問題点）
しかしながら、この方式では頻繁にバスの占有
要求が発生すると、優先順位の高いものばかりが
バスを使用して、優先順位の低いものはバスの占
有頻度が低下する。そこで、システム全体として
はバスの使用効率が低下するという問題点があつ
た。
要求が発生すると、優先順位の高いものばかりが
バスを使用して、優先順位の低いものはバスの占
有頻度が低下する。そこで、システム全体として
はバスの使用効率が低下するという問題点があつ
た。
本発明はこのような問題点を解決したもので、
各バスマスタのバス使用権を時分割で付与するバ
ス調停回路を提供することを目的とする。
各バスマスタのバス使用権を時分割で付与するバ
ス調停回路を提供することを目的とする。
（問題点を解決するための手段）
このような目的を達成する第１の発明は、複数
のバス要求信号（BREQi）の入力部と、これら
入力部と一対一に設けられたバス承認信号
（BACKi）の出力部を備え、複数のバス要求信号
が同時にあるといずれか一つの出力部からバス承
認信号を出力するバス調停回路において、次の構
成としたものである。
のバス要求信号（BREQi）の入力部と、これら
入力部と一対一に設けられたバス承認信号
（BACKi）の出力部を備え、複数のバス要求信号
が同時にあるといずれか一つの出力部からバス承
認信号を出力するバス調停回路において、次の構
成としたものである。
即ち、前記入出力チヤンネル数（Ｎ）に対応し
た順次位相の推移するクロツク信号（CLKi；ｉ
＝１，２…，Ｎ）を発生するクロツク供給手段４
０を設けている。
た順次位相の推移するクロツク信号（CLKi；ｉ
＝１，２…，Ｎ）を発生するクロツク供給手段４
０を設けている。
また、各入出力チヤンネル１０，２０，３０に
は、前記バス要求信号の一つとこれに対応するバ
ス承認信号とを入力し、当該バス承認信号が出力
されていない場合にバス要求受信信号を出力する
受信フリツプフロツプ１１，２１，３１、このバ
ス要求受信信号および前記バス要求信号を入力
し、前回のバス要求信号に対するバス承認信号の
リセツトが終了した後今回のバス要求信号の受付
を許可する第１の論理回路１２，２２，３２、こ
の第１の論理回路で許可されたバス要求信号を当
該クロツク供給手段から送られた対応関係にある
クロツク信号（CLKi）でサンプリングする同期
化フリツプフロツプ１３，２３，３３、このチヤ
ンネル以外の全てのバス承認信号が入力され、バ
ス承認信号の出力信号があいているとき当該同期
化フリツプフロツプから出力されたバス要求信号
を出力する第２の論理回路１４，２４，３４、こ
の第２の論理回路で出力されたバス要求信号を、
当該同期化フリツプフロツプに供給されるクロツ
ク信号に対して位相状態にあるクロツク信号
（CLKi＋１；但しCLKN＋１＝CLK1）でサンプ
リングし、バス承認信号として出力する送信フリ
ツプフロツプ１５，２５，３５を設けている。
は、前記バス要求信号の一つとこれに対応するバ
ス承認信号とを入力し、当該バス承認信号が出力
されていない場合にバス要求受信信号を出力する
受信フリツプフロツプ１１，２１，３１、このバ
ス要求受信信号および前記バス要求信号を入力
し、前回のバス要求信号に対するバス承認信号の
リセツトが終了した後今回のバス要求信号の受付
を許可する第１の論理回路１２，２２，３２、こ
の第１の論理回路で許可されたバス要求信号を当
該クロツク供給手段から送られた対応関係にある
クロツク信号（CLKi）でサンプリングする同期
化フリツプフロツプ１３，２３，３３、このチヤ
ンネル以外の全てのバス承認信号が入力され、バ
ス承認信号の出力信号があいているとき当該同期
化フリツプフロツプから出力されたバス要求信号
を出力する第２の論理回路１４，２４，３４、こ
の第２の論理回路で出力されたバス要求信号を、
当該同期化フリツプフロツプに供給されるクロツ
ク信号に対して位相状態にあるクロツク信号
（CLKi＋１；但しCLKN＋１＝CLK1）でサンプ
リングし、バス承認信号として出力する送信フリ
ツプフロツプ１５，２５，３５を設けている。
そして、各バス承認信号をリセツトする初期化
信号が全ての入出力チヤンネルに印加されること
を特徴としている。
信号が全ての入出力チヤンネルに印加されること
を特徴としている。
このような目的を達成する第２の発明では、第
１の発明の構成要素中の受信フリツプフロツプに
代えて、バス要求信号の一つとこれに対応するバ
ス承認信号とを入力し、当該バス承認信号が出力
されていない場合に信号を出力する第１のゲート
回路１１１と、この第１のゲート回路の出力信号
と同期化フリツプフロツプでサンプリングされた
バス要求信号とを入力し、いずれか一方がアサー
トされていればバス要求受信信号を出力する第２
のゲート回路１１２を設けている。
１の発明の構成要素中の受信フリツプフロツプに
代えて、バス要求信号の一つとこれに対応するバ
ス承認信号とを入力し、当該バス承認信号が出力
されていない場合に信号を出力する第１のゲート
回路１１１と、この第１のゲート回路の出力信号
と同期化フリツプフロツプでサンプリングされた
バス要求信号とを入力し、いずれか一方がアサー
トされていればバス要求受信信号を出力する第２
のゲート回路１１２を設けている。
（作用）
本発明の各構成要素はつぎの作用をする。クロ
ツク供給手段は各入出力チヤンネルに順次位相の
推移したクロツク信号を供給して、各入出力チヤ
ンネルが順々にバス承認信号を出力するのに必要
な情報を提供する。
ツク供給手段は各入出力チヤンネルに順次位相の
推移したクロツク信号を供給して、各入出力チヤ
ンネルが順々にバス承認信号を出力するのに必要
な情報を提供する。
受信フリツプフロツプおよび第１の論理回路は
自チヤンネルからバス承認信号が出力されていな
い場合にかぎりバス要求信号を受付けるようにす
る。同期化フリツプフロツプは自チヤンネルのク
ロツク信号でバス要求信号をサンプリングする。
第２の論理回路は他チヤンネルからバス承認信号
が出力されていない場合にかぎりバス承認信号の
出力を許可する。送信フリツプフロツプは隣接チ
ヤンネルのタイミングでバス承認信号を出力し、
このため次回のバス承認信号を出力する権利は隣
接するチヤンネルに移動する。
自チヤンネルからバス承認信号が出力されていな
い場合にかぎりバス要求信号を受付けるようにす
る。同期化フリツプフロツプは自チヤンネルのク
ロツク信号でバス要求信号をサンプリングする。
第２の論理回路は他チヤンネルからバス承認信号
が出力されていない場合にかぎりバス承認信号の
出力を許可する。送信フリツプフロツプは隣接チ
ヤンネルのタイミングでバス承認信号を出力し、
このため次回のバス承認信号を出力する権利は隣
接するチヤンネルに移動する。
（第１の発明の実施例）
以下図面を用いて、第１の発明を説明する。
第１図は、第１の発明の一実施例を示す構成ブ
ロツク図である。図において、１０，２０，３０
は１入力１出力の入出力チヤンネルで、それぞれ
バス要求信号BREQ１，２，３を入力としバス承
認信号BACK１，２，３を出力としている。４
０は入出力チヤンネル数に対応した順次位相の推
移したクロツク信号を発生するクロツク供給手段
で、この場合は３チヤンネルのクロツク信号
CLK１，２，３になつている。
ロツク図である。図において、１０，２０，３０
は１入力１出力の入出力チヤンネルで、それぞれ
バス要求信号BREQ１，２，３を入力としバス承
認信号BACK１，２，３を出力としている。４
０は入出力チヤンネル数に対応した順次位相の推
移したクロツク信号を発生するクロツク供給手段
で、この場合は３チヤンネルのクロツク信号
CLK１，２，３になつている。
次に各入出力チヤンネルの構成を、入出力チヤ
ンネル１０を代表例として説明し、他の入出力チ
ヤンネルについては相当する番号を付して説明を
省略する。１１はバス要求信号BREQ１を入力と
しバス承認信号BACK１をリセツト端子の入力
とすると受信フリツプフロツプで、バス承認信号
BACK１が出力されていない場合にはバス要求
受信信号を出力する。１２はバス要求信号BREQ
１とバス要求受信信号のANDを取る第１の論理
回路で、前回のバス要求信号BREQ１に対するバ
ス承認信号BACK１のリセツトが終了するまで
今回のバス要求信号BREQ１の受付けを持たせて
いる。１３は第１の論理回路１２で許可されたバ
ス要求信号BREQ１をクロツク供給手段４０の送
信するクロツク信号CLK１でサンプリングする
同期化フリツプフロツプで、リセツト端子には初
期化信号INZが入力される。１４は入出力チヤン
ネル２０，３０のバス承認信号BACK２，３と
同期化フリツププロツプ１３から出力されたバス
要求信号BREQ１を入力してANDを取る第２の
論理回路で、他チヤンネルのバス承認信号
BACK２，３があいている場合にかぎりバス要
求信号BREQ１を出力する。１５は第２の論理回
路１４で出力されたバス要求信号BREQ１をサン
プリングしてバス承認信号BACK１として出力
する送信フリツプフロツプで、クロツク供給手段
４０の供給する隣接した入出力チヤンネル２０用
のクロツク信号CLK２をタイミング信号として
用いており、またリセツト端子には初期化信号
INZが入力されている。尚、第２の論理回路１４
に入力されるバス承認信号BACK２，３は論理
の都合で送信フリツプフロツプ２５，３５の出力
するバス承認信号BACK２，３と相補的な信号
になつている。
ンネル１０を代表例として説明し、他の入出力チ
ヤンネルについては相当する番号を付して説明を
省略する。１１はバス要求信号BREQ１を入力と
しバス承認信号BACK１をリセツト端子の入力
とすると受信フリツプフロツプで、バス承認信号
BACK１が出力されていない場合にはバス要求
受信信号を出力する。１２はバス要求信号BREQ
１とバス要求受信信号のANDを取る第１の論理
回路で、前回のバス要求信号BREQ１に対するバ
ス承認信号BACK１のリセツトが終了するまで
今回のバス要求信号BREQ１の受付けを持たせて
いる。１３は第１の論理回路１２で許可されたバ
ス要求信号BREQ１をクロツク供給手段４０の送
信するクロツク信号CLK１でサンプリングする
同期化フリツプフロツプで、リセツト端子には初
期化信号INZが入力される。１４は入出力チヤン
ネル２０，３０のバス承認信号BACK２，３と
同期化フリツププロツプ１３から出力されたバス
要求信号BREQ１を入力してANDを取る第２の
論理回路で、他チヤンネルのバス承認信号
BACK２，３があいている場合にかぎりバス要
求信号BREQ１を出力する。１５は第２の論理回
路１４で出力されたバス要求信号BREQ１をサン
プリングしてバス承認信号BACK１として出力
する送信フリツプフロツプで、クロツク供給手段
４０の供給する隣接した入出力チヤンネル２０用
のクロツク信号CLK２をタイミング信号として
用いており、またリセツト端子には初期化信号
INZが入力されている。尚、第２の論理回路１４
に入力されるバス承認信号BACK２，３は論理
の都合で送信フリツプフロツプ２５，３５の出力
するバス承認信号BACK２，３と相補的な信号
になつている。
このように構成された装置の動作を次に説明す
る。第２図は第１図の装置の波形図である。ここ
では、まず初期化信号INZが供給され続いてバス
要求信号BREQ１，２，３が３つ同時に競合した
場合を例に説明する。クロツク信号CLK１，２，
３は図示するように周期Ｔを持ち、各信号はＴ／
３の位相差で立上がりパルスを有している。
る。第２図は第１図の装置の波形図である。ここ
では、まず初期化信号INZが供給され続いてバス
要求信号BREQ１，２，３が３つ同時に競合した
場合を例に説明する。クロツク信号CLK１，２，
３は図示するように周期Ｔを持ち、各信号はＴ／
３の位相差で立上がりパルスを有している。
図中で、バス要求信号BREQ１，２，３が３
つ同時に各入出力チヤンネル１０，２０，３０に
入力される。すると、いずれの入出力チヤンネル
１０，２０，３０からもバス承認信号BACK１，
２，３が出力されていないので、第１の論理回路
１２，２２，３２の出力信号はアサート
（assert）される。で、各同期化フリツプフロ
ツプ１３，２３，３３はそれぞれに供給されるク
ロツク信号CLK１，２，３のタイミングで出力
信号をアサートする。で、第２の論理回路１４
の出力信号がアサートされ、続いてで、送信フ
リツプフロツプ１５からバス承認信号BACK１
が出力される。バス承認信号BACK１が出力さ
れているので、第２の論理回路２４，３４の出力
信号はネゲート（negate）のままである。
つ同時に各入出力チヤンネル１０，２０，３０に
入力される。すると、いずれの入出力チヤンネル
１０，２０，３０からもバス承認信号BACK１，
２，３が出力されていないので、第１の論理回路
１２，２２，３２の出力信号はアサート
（assert）される。で、各同期化フリツプフロ
ツプ１３，２３，３３はそれぞれに供給されるク
ロツク信号CLK１，２，３のタイミングで出力
信号をアサートする。で、第２の論理回路１４
の出力信号がアサートされ、続いてで、送信フ
リツプフロツプ１５からバス承認信号BACK１
が出力される。バス承認信号BACK１が出力さ
れているので、第２の論理回路２４，３４の出力
信号はネゲート（negate）のままである。
次にバス要求信号BREQ１の要求が停止される
と、クロツク信号CLK１のタイミングで同期化
フリツプフロツプ１３の出力信号は切上げられ、
これに追従してバス承認信号BACK１はクロツ
ク信号CLK２に僅かに遅れて切上げられる。す
るとで、第２の論理回路２４，３４の出力信号
はアサートされ、続いてでクロツク信号CLK
３のタイミングでバス承認信号BACK２がアサ
ートされる。これによつて第２の論理回路３４の
出力信号は再び切上げられる。
と、クロツク信号CLK１のタイミングで同期化
フリツプフロツプ１３の出力信号は切上げられ、
これに追従してバス承認信号BACK１はクロツ
ク信号CLK２に僅かに遅れて切上げられる。す
るとで、第２の論理回路２４，３４の出力信号
はアサートされ、続いてでクロツク信号CLK
３のタイミングでバス承認信号BACK２がアサ
ートされる。これによつて第２の論理回路３４の
出力信号は再び切上げられる。
次にバス要求信号BREQ２の要求が停止される
と、クロツク信号CLK２のタイミングで同期化
フリツプフロツプ２３の出力信号は切上げられ、
これに追従してバス承認信号BACK２はクロツ
ク信号CLK３に僅かに遅れて切上げられる。す
るとで第２の論理回路１４，３４の出力信号が
アサートされ、つづいでクロツク信号CLK１
のタイミングでバス承認信号BACK３がアサー
トされる。尚、ここで第２の論理回路１４の出力
信号がアサートされたのは、第１のバス要求信号
BREQ１が認められた後で、引続き第２回目のバ
ス要求信号BREQ１を出したのに答えたものであ
る。もつとも、第２回目のバス要求信号BREQ１
はバス承認信号BREQ１が認められる前に取下げ
になつている。
と、クロツク信号CLK２のタイミングで同期化
フリツプフロツプ２３の出力信号は切上げられ、
これに追従してバス承認信号BACK２はクロツ
ク信号CLK３に僅かに遅れて切上げられる。す
るとで第２の論理回路１４，３４の出力信号が
アサートされ、つづいでクロツク信号CLK１
のタイミングでバス承認信号BACK３がアサー
トされる。尚、ここで第２の論理回路１４の出力
信号がアサートされたのは、第１のバス要求信号
BREQ１が認められた後で、引続き第２回目のバ
ス要求信号BREQ１を出したのに答えたものであ
る。もつとも、第２回目のバス要求信号BREQ１
はバス承認信号BREQ１が認められる前に取下げ
になつている。
次にで、第３回目のバス要求信号BREQ１が
あると、バス承認信号BACK３の切上げを持つ
て、で対応するバス要求信号BREQ１がアサー
トされる。図では、引き続いて第４回目のバス要
求信号BREQ１が要求され、第３回目と同様な動
作をする。
あると、バス承認信号BACK３の切上げを持つ
て、で対応するバス要求信号BREQ１がアサー
トされる。図では、引き続いて第４回目のバス要
求信号BREQ１が要求され、第３回目と同様な動
作をする。
尚、各バス要求信号BREQ１，２，３のパルス
幅のうちアサートされた部分（Ｈ）の長さはクロ
ツク信号CLKの周期Ｔよりも長いものとし、ネ
ゲートされた部分（Ｌ）の長さは第２の論理回路
１４の遅延時間と受信フリツプフロツプ１１のリ
セツト解除時間とセツトパルス幅の総和よりも長
くなつている。
幅のうちアサートされた部分（Ｈ）の長さはクロ
ツク信号CLKの周期Ｔよりも長いものとし、ネ
ゲートされた部分（Ｌ）の長さは第２の論理回路
１４の遅延時間と受信フリツプフロツプ１１のリ
セツト解除時間とセツトパルス幅の総和よりも長
くなつている。
第３図は第１の発明の変形実施例の構成ブロツ
ク図である。第１図では同期化フリツプフロツプ
１２，２３，３３および送信フリツプフロツプ１
５，２５，３５にリセツト付のＤ型フリツプロツ
プを使用しているが、第３図の同期化フリツプフ
ロツプ１２，２３，３３および送信フリツプフロ
ツプ１５，２５，３５には単純なＤ型フリツプフ
ロツプを採用している。
ク図である。第１図では同期化フリツプフロツプ
１２，２３，３３および送信フリツプフロツプ１
５，２５，３５にリセツト付のＤ型フリツプロツ
プを使用しているが、第３図の同期化フリツプフ
ロツプ１２，２３，３３および送信フリツプフロ
ツプ１５，２５，３５には単純なＤ型フリツプフ
ロツプを採用している。
そこで初期化動作を円滑にするために、第１の
論理回路１２，２２，３２を初期化信号INZを入
力に加えた３入力ANDにしている。
論理回路１２，２２，３２を初期化信号INZを入
力に加えた３入力ANDにしている。
（第２の発明の実施例）
第４図は第２図の発明の実施例を示す構成ブロ
ツク図で、複数の入出力チヤンネルのうち１チヤ
ンネル分だけを示す。この発明は第１の発明にお
ける受信スリツプフロツプ１１をゲート回路を用
いて実現したもので、ゲートアレイを利用したカ
スタムICへの適用が容易である。尚第４図にお
いて、前記第１図と同一作用をするものには同一
符号をつけ説明を省略する。
ツク図で、複数の入出力チヤンネルのうち１チヤ
ンネル分だけを示す。この発明は第１の発明にお
ける受信スリツプフロツプ１１をゲート回路を用
いて実現したもので、ゲートアレイを利用したカ
スタムICへの適用が容易である。尚第４図にお
いて、前記第１図と同一作用をするものには同一
符号をつけ説明を省略する。
図において、１１１はバス要求信号BREQ１と
バス承認信号BACK１とを入力とするANDゲー
ト回路で、バス承認信号BACK１が出力されて
いない場合にかぎりバス要求信号BREQ１を出力
する。１１２はANDゲート回路１１１の出力信
号と帰還信号とを入力とするORゲート回路で、
いずれか一方がアサートであればバス要求信号
BREQ１を第１の論理回路１２に供給する。この
帰還信号は、図示するように同期化フリツプフロ
ツプ１３でサンプリングされたバス要求信号
BREQ１を用いている。
バス承認信号BACK１とを入力とするANDゲー
ト回路で、バス承認信号BACK１が出力されて
いない場合にかぎりバス要求信号BREQ１を出力
する。１１２はANDゲート回路１１１の出力信
号と帰還信号とを入力とするORゲート回路で、
いずれか一方がアサートであればバス要求信号
BREQ１を第１の論理回路１２に供給する。この
帰還信号は、図示するように同期化フリツプフロ
ツプ１３でサンプリングされたバス要求信号
BREQ１を用いている。
この様な装置では、ANDゲート回路１１１は
バス承認信号BACK１の送出によりバス要求信
号BREQ１を切上げる役目をし、ORゲート回路
１１２は一度バス要求信号BREQ１を受付けると
同期化フリツプフロツプ１３に保持する役目をし
ている。
バス承認信号BACK１の送出によりバス要求信
号BREQ１を切上げる役目をし、ORゲート回路
１１２は一度バス要求信号BREQ１を受付けると
同期化フリツプフロツプ１３に保持する役目をし
ている。
（発明の効果）
以上説明したように本発明によれば次の効果が
ある。
ある。
(1) 各入出力チヤンネルにたいして順次位相の推
移したクロツク信号を供給しているので、バス
要求信号が競合しても各チヤンネルに対して均
等の確率でバス権を取得する機会が与えられ
る。この結果として各バスマスタに対して時分
割でバス使用権が付与され、システム全体とし
てのバスの使用効率が良くなる。
移したクロツク信号を供給しているので、バス
要求信号が競合しても各チヤンネルに対して均
等の確率でバス権を取得する機会が与えられ
る。この結果として各バスマスタに対して時分
割でバス使用権が付与され、システム全体とし
てのバスの使用効率が良くなる。
(2) 同期化フリツプフロツプと送信フリツプフロ
ツプの二段サンプリング方式にすると共に、ク
ロツク信号の位相を循環的順序により推移させ
ているので、安定な動作をする。即ち、フリツ
プフロツプのＤ入力とＴ入力が競合する場合
に、メタステーブル状態になることが知られて
いるが、二段サンプリング方式とクロツク信号
の位相の相違により、Ｄ入力とＴ入力が競合し
ない。
ツプの二段サンプリング方式にすると共に、ク
ロツク信号の位相を循環的順序により推移させ
ているので、安定な動作をする。即ち、フリツ
プフロツプのＤ入力とＴ入力が競合する場合
に、メタステーブル状態になることが知られて
いるが、二段サンプリング方式とクロツク信号
の位相の相違により、Ｄ入力とＴ入力が競合し
ない。
第１図は、第１の発明の一実施例を示す構成ブ
ロツク図、第２図は第１図の装置の波形図、第３
図は第１の発明の変形実施例の構成ブロツク図、
第４図は第２の発明の実施例を示す構成ブロツク
図である。 １０，２０，３０……入出力チヤンネル、１
１，２１，３１……受信フリツプフロツプ、１
２，２２，３２……第１の論理回路、１３，２
３，３３……同期化フリツプフロツプ、１４，２
４，３４……第２の論理回路、１５，２５，３５
……送信フリツプフロツプ、１１１，１１２……
ゲート回路。
ロツク図、第２図は第１図の装置の波形図、第３
図は第１の発明の変形実施例の構成ブロツク図、
第４図は第２の発明の実施例を示す構成ブロツク
図である。 １０，２０，３０……入出力チヤンネル、１
１，２１，３１……受信フリツプフロツプ、１
２，２２，３２……第１の論理回路、１３，２
３，３３……同期化フリツプフロツプ、１４，２
４，３４……第２の論理回路、１５，２５，３５
……送信フリツプフロツプ、１１１，１１２……
ゲート回路。
Claims (1)
- 【特許請求の範囲】 １ 複数のバス要求信号（BREQi）の入力部と、
これら入力部と一対一に設けられたバス承認信号
（BACKi）の出力部を備え、複数のバス要求信号
が同時にあるといずれか一つの出力部からバス承
認信号を出力するバス調停回路において、 前記入出力チヤンネル数（Ｎ）に対応した順次
位相の推移するクロツク信号（CLKi；ｉ＝１，
２，…，Ｎ）を発生するクロツク供給手段４０を
設け、 前記バス要求信号の一つとこれに対応するバス
承認信号とを入力し、当該バス承認信号が出力さ
れていない場合にバス要求受信信号を出力する受
信フリツプフロツプ１１，２１，３１、 このバス要求受信信号および前記バス要求信号
を入力し、前回のバス要求信号に対するバス承認
信号のリセツトが終了した後今回のバス要求信号
の受付を許可する第１の論理回路１２，２２，３
２、 この第１の論理回路で許可されたバス要求信号
を当該クロツク供給手段から送られた対応関係に
あるクロツク信号（CLKi）でサンプリングする
同期化フリツプフロツプ１３，２３，３３、 このチヤンネル以外の全てのバス承認信号が入
力され、バス承認信号の出力信号があいていると
き当該同期化フリツプフロツプから出力されたバ
ス要求信号を出力する第２の論理回路１４，２
４，３４、 この第２の論理回路で出力されたバス要求信号
を、当該同期化フリツプフロツプに供給されるク
ロツク信号に対して次の位相状態にあるクロツク
信号（CLKi＋１；但しCLKN＋１＝CLK1）で
サンプリングし、バス承認信号として出力する送
信フリツプフロツプ１５，２５，３５、 を各入出力チヤンネル１０，２０，３０に設ける
と共に、各バス承認信号をリセツトする初期化信
号が全ての入出力チヤンネルに印加されることを
特徴とするバス調停回路。 ２ 複数のバス要求信号（BREQi）の入力部と、
これら入力部と一対一に設けられたバス承認信号
（BACKi）の出力部を備え、複数のバス要求信号
が同時にあるといずれか一つの出力部からバス承
認信号を出力するバス調停回路において、 前記入出力チヤンネル数（Ｎ）に対応した順次
位相の推移するクロツク信号（CLKi；ｉ＝１，
２，…，Ｎ）を発生するクロツク供給手段４０を
設け、 前記バス要求信号の一つとこれに対応するバス
承認信号とを入力し、当該バス承認信号が出力さ
れていない場合に信号を出力する第１のゲート回
路１１１、 この第１のゲート回路の出力信号と同期化フリ
ツプフロツプでサンプリングされたバス要求信号
とを入力し、いずれか一方がアサートされていれ
ばバス要求受信信号を出力する第２のゲート回路
１１２、 このバス要求受信信号および前記バス要求信号
を入力し、前回のバス要求信号に対するバス承認
信号のリセツトが終了した後今回のバス要求信号
の受付を許可する第１の論理回路１２，２２，３
２、 この第１の論理回路で許可されたバス要求信号
を当該クロツク供給手段から送られた対応関係に
あるクロツク信号（CLKi）でサンプリングする
前記同期化フリツプフロツプ１３，２３，３３、 このチヤンネル以外の全てのバス承認信号が入
力され、バス承認信号の出力信号があいていると
き当該同期化フリツプフロツプから出力されたバ
ス要求信号を出力する第２の論理回路１４，２
４，３４、 この第２の論理回路で出力されたバス要求信号
を、当該同期化フリツプフロツプに供給されるク
ロツク信号に対して次の位相状態にあるクロツク
信号（CLKi＋１；但しCLKN＋１＝CLK1）で
サンプリングし、バス承認信号として出力する送
信フリツプフロツプ１５，２５，３５、 を各入出力チヤンネル１０，２０，３０に設ける
と共に、各バス承認信号をリセツトする初期化信
号が全ての入出力チヤンネルに印加されることを
特徴とするバス調停回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14552087A JPS63310054A (ja) | 1987-06-11 | 1987-06-11 | バス調停回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14552087A JPS63310054A (ja) | 1987-06-11 | 1987-06-11 | バス調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310054A JPS63310054A (ja) | 1988-12-19 |
| JPH0444299B2 true JPH0444299B2 (ja) | 1992-07-21 |
Family
ID=15387127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14552087A Granted JPS63310054A (ja) | 1987-06-11 | 1987-06-11 | バス調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63310054A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5304510B2 (ja) * | 2009-07-23 | 2013-10-02 | 富士通株式会社 | 調停装置、バスアクセス調停プログラムおよびバスアクセス調停方法 |
-
1987
- 1987-06-11 JP JP14552087A patent/JPS63310054A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310054A (ja) | 1988-12-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5623672A (en) | Arrangement and method of arbitration for a resource with shared user request signals and dynamic priority assignment | |
| EP0476990B1 (en) | Dynamic bus arbitration | |
| JP3084218B2 (ja) | 通信方法及び同期通信システム | |
| US4789926A (en) | Digital data processing arbitration system | |
| JPH0444299B2 (ja) | ||
| US5898847A (en) | Bus arbitration method and appparatus for use in a multiprocessor system | |
| US5590130A (en) | Bus protocol using separate clocks for arbitration and data transfer | |
| JP2574333B2 (ja) | バス使用権獲得制御方法 | |
| JP2508039B2 (ja) | ア−ビタ回路 | |
| KR100194949B1 (ko) | 주변 소자 연결 버스 중재 회로 | |
| EP0211119B1 (en) | Digital data processing arbitration system | |
| JP2502030B2 (ja) | 同期式デ―タ処理システム用の同期化装置 | |
| GB2230166A (en) | Resource control allocation | |
| JPS61213957A (ja) | バスア−ビトレ−シヨン方式 | |
| JPH07129503A (ja) | 調停装置 | |
| JPH02181856A (ja) | バスアビトレーション方式 | |
| JPH03260755A (ja) | 情報処理装置内の時刻同期化方式 | |
| JPH023851A (ja) | ダイレクトメモリアクセス装置 | |
| JPH01321543A (ja) | バス・データ転送方法とバス・データ転送回路 | |
| JPH01205365A (ja) | バス獲得制御方式 | |
| JPH0547012B2 (ja) | ||
| JPS5851456B2 (ja) | 遠方監視制御装置における多ル−ト制御方式 | |
| JPS63188257A (ja) | バス獲得方式 | |
| JPS6352255A (ja) | バスア−ビタ | |
| JPH039455A (ja) | バス・アービタ回路 |