JPH027099B2 - - Google Patents

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JPH027099B2
JPH027099B2 JP59239241A JP23924184A JPH027099B2 JP H027099 B2 JPH027099 B2 JP H027099B2 JP 59239241 A JP59239241 A JP 59239241A JP 23924184 A JP23924184 A JP 23924184A JP H027099 B2 JPH027099 B2 JP H027099B2
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JP
Japan
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transfer
processors
data
data transfer
processor
Prior art date
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Expired - Lifetime
Application number
JP59239241A
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English (en)
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JPS61117654A (ja
Inventor
Fumiaki Ishino
Yoshitaka Ito
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nippon Telegraph and Telephone Corp
Original Assignee
Nippon Telegraph and Telephone Corp
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Publication date
Application filed by Nippon Telegraph and Telephone Corp filed Critical Nippon Telegraph and Telephone Corp
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Publication of JPS61117654A publication Critical patent/JPS61117654A/ja
Publication of JPH027099B2 publication Critical patent/JPH027099B2/ja
Granted legal-status Critical Current

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    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00Digital computers in general; Data processing equipment in general
    • G06F15/16Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163Interprocessor communication
    • G06F15/17Interprocessor communication using an input/output type connection, e.g. channel, I/O port

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Theoretical Computer Science (AREA)
  • Software Systems (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Multi Processors (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プロセツサ間の情報転送同期方式に
関し、特に通常時は非同期で動作している複数の
プロセツサを全てデータ転送時に同期させるのに
好適な情報転送同期方式に関するものである。
〔従来の技術〕
従来、科学計算などのために高速処理が必要な
場合には、複数個のプロセツサを格子状に接続し
たアレイプロセツサ形処理システムを用いてい
る。その処理システムを、例えば、半導体の動作
解析を行うため、半導体デバイス内部の粒子の動
きを追跡する粒子モデルシミユレーシヨンに使用
する場合、複数個のプロセツサには、与えられた
時間空間を分割し、それを各プロセツサに割付け
て動作させる。
この場合、デバイス内部の粒子が時間の経過と
ともに移動することから、各プロセツサに分担さ
れている空間内の粒子数が変化するため、所定時
間の経過後に、各プロセツサ間で粒子の位置情報
を授受している。
したがつて、授受する情報の量は、各プロセツ
サによつて異なるので、授受のための処理時間も
異つてくる。
しかしながら、粒子モデルシミユレーシヨンに
おける処理の再開は、同期して実施させる必要が
あるので、各プロセツサごとに異なる授受のため
の処理時間を同期させ、連続的に動作させたいと
いう新たな要求が生じていた。
〔発明の目的〕
本発明の目的は、このような従来の問題を解決
し、複数のプロセツサが接続されたデータ処理シ
ステムにおいて、多数のプロセツサ間にデータ転
送を実行させるときに、プロセツサ全てのデータ
転送処理の開始/終了を自動的に同期させること
のできるプロセツサ間の情報転送同期方式を提供
することにある。
〔発明の構成〕
上記目的を達成するため、本発明によるプロセ
ツサ間の情報転送同期方式は、複数のプロセツサ
が結合されて、通常のデータ処理とプロセツサ間
のデータ転送を行うデータ処理システムにおい
て、上記各プロセツサで他プロセツサへのデータ
転送要求が発生したとき、転送開始同期信号を発
生する開始同期信号発生回路9,11,12およ
び上記転送開始同期信号が全プロセツサで発生し
たことを検知する第1のワイアドオア回路2―1
を備えて、全プロセツサでのデータ転送の開始時
刻を同期させるデータ転送開始同期手段と、上記
各プロセツサがデータ転送中であることを示す転
送中状態信号を発生する転送中状態信号発生回路
18,20,21、および上記転送中状態信号が
全プロセツサで発生していないことを検知する第
2のワイアドオア回路2―2を備えて、全プロセ
ツサのデータ転送終了時刻を同期させるデータ転
送終了同期手段とを有し、上記各プロセツサは上
記データ転送開始同期手段の第1ワイアドオア回
路2―1の出力を受けた場合に、全プロセツサで
データ転送要求が発生したと判断してデータ転送
を開始し、上記データ転送終了同期手段の第2の
ワイアドオア回路2―2の出力を受けた場合に、
全プロセツサでデータ転送が終了したと判断して
データ転送を終了し、通常のデータ処理を開始す
ることに特徴がある。
〔実施例〕
以下、本発明の実施例を図面により説明する。
第2図は、本発明の一実施例を示すデータ処理
システムの構成図である。
第2図において、1―1,1―2,……,1―
nはプロセツサ、2―1は転送開始同期信号線、
2―2は転送中状態表示信号線である。
プロセツサ1―1,1―2,……,1―nは、
それぞれ通常時には非同期にユーザ指定の処理を
実行しているが、今、プロセツサ1―1にデータ
授受の処理要求が生じたときは、その要求を転送
開始同期信号線2―1に送出した後、転送開始同
期信号線2―1を監視して、他のプロセツサ1―
2〜1―nが全て同様の要求を送出していること
を検知すると、データ授受のための処理動作を開
始する。
プロセツサ1―1のデータ授受の相手側は勿
論、他のプロセツサ全てもデータ転送を開始す
る。
各プロセツサ1―1〜1―nは、動作開始と同
時に、転送中状態表示信号線2―2に開始したこ
とを送出し、所定量のデータ転送を終了すると、
上記と同様に、転送中状態表示信号線2―2に終
了したことを送出し、直ちに転送中状態表示信号
線2―2を監視して、他のプロセツサ全ても終了
状態に在るか否かを判定して、否のときには、プ
ロセツサ全てが終了状態になるまで上記のデータ
転送を継続する。
ただし、継続時の転送データには、例えば、
a11‘0'などのダミーデータを用いる。
第1図は、プロセツサ1―1〜1―nの構成ブ
ロツク図である。
第1図において、3はマイクロプログラムのシ
ーケンス制御を行うシーケンス制御を行うシーケ
ンサ、4はマイクロプログラム命令などを格納す
るROM、5はROM4から読出したマイクロプ
ログラム命令を格納するマイクロ命令レジスタ、
5―1〜5―5はマイクロ命令レジスタ5からの
出力線、6はシフタ、加算器などからなる演算
器、7はユーザプログラム、各種データを格納す
るメモリ部、8は演算器6、メモリ部7などの間
を結ぶ内部バス、9,10,13,15,16,
18,19は論理積回路、11,20はフリツプ
フロツプ、12は反転ドライバ、14は他のプロ
セツサにデータ送出するためのインターフエース
線、17は他のプロセツサからのデータを受信す
るためのバツフア、21,22はドライバであ
る。
なお、以下ではプロセツサ1―1を代表例とし
て、その動作内容について説明をするが他のプロ
セツサ1―2〜1―nも同様である。
プロセツサ1―1は、メモリ部7のユーザプロ
グラムに従つて、シーケンサ3がROM4のマイ
クロプログラム命令を読出して、マイクロ命令レ
ジスタ5にセツトし、その出力を出力線5―1〜
5―5、各論理積回路を通じて送出し、処理動作
を実行するマイクロプログラム制御処理装置であ
る。
ROM4からの‘転送開始同期要求’がマイク
ロ命令レジスタ5にセツトされると、出力線5―
1,論理積回路9を通して、フリツプフロツプ1
1を‘1'にすると同時に、シーケンサ3の動作を
停止させて、マイクロプログラム命令による実行
制御を中断する。
フリツプフロツプ11の出力‘1'は、ドライバ
12を通して論理値‘0'となり、転送開始同期信
号線2―1を駆動する。なお、転送開始同期信号
線2―1は、全てのプロセツサ間でワイアドオア
に接続されており、他のプロセツサ1―2〜1―
n全てから同様の駆動(論理値‘0')がなされる
まで、論理値‘1'の状態となつている。
シーケンサ3は、転送開始同期信号線2―1が
論理値‘0'(プロセツサ全てが‘転送開始同期要
求’状態)になつたことを論理積回路13を通し
て受信すると、中断していた動作を再開し、次の
マイクロプログラム命令である‘データ転送中フ
ラグ’命令を読出して、マイクロ命令レジスタ5
にセツトし、出力線5―4、論理積回路18を通
してフリツプフロツプ20の出力を‘1'にする。
フリツプフロツプ20の出力‘1'は、ドライバ
21を通して論理値‘1'で転送中状態表示信号線
2―2を駆動すると同時に、ドライバ22を通し
て内部バス8に論理値‘1'を供給する。
続いて、シーケンサ3は、次のマイクロプログ
ラム命令である他のプロセツサとの‘データ送出
(またはデータ受信)’を読出して、マイクロ命
令レジスタ5にセツトし、出力線5―3を通じて
論理積回路15と論理積回路16に送出すること
によつて、‘データ送出’のときは演算器6また
はメモリ部7内のデータを内部バス8、論理積回
路15、インターフエース線14を通してプロセ
ツサ1―2に送出される。
一方、‘データ受信’のときはプロセツサ1―
2からのデータがバツフア17に格納され、論理
積回路16、内部バス8を通して演算器6または
メモリ部7に格納される。
上記データ転送は、所定単位(例えば、1バイ
ト)で行い、メモリ部7内には予め所定のデータ
量を転送し終えるのに必要な転送動作回数を示す
転送回数カウンタを設け、ユーザプログラムの制
御によつて、上記所定単位で転送する毎に転送回
数カウンタ内容を再新すると同時に、所定量のデ
ータ転送が終了‘0'したか否かを判定して、‘0'
でないときはデータ転送を継続し、‘0'になつた
ときはマイクロプログラム命令から‘FFリセツ
ト’命令をマイクロ命令レジスタ5に読出させ、
出力線5―5、論理積回路19を通じてフリツプ
フロツプ20がリセツトされるように行う。
フリツプフロツプ20の出力‘0'は、ドライバ
21を通して論理値‘0'で転送中状態表示信号線
2―2を駆動する。
シーケンサ3は、全プロセツサ1―1〜1―n
間でワイアドオアにゲートされ、全てのプロセツ
サでデータ転送が終了したときに論理値‘0'とな
る転送中状態表示信号線2―2をドライバ22、
内部バス8、演算器6を通して監視し、‘0'でな
いときは再び‘データ送出(またはデータ受信)
’命令を実行する。しかし、このときには、所定
量のデータ転送を既に終了しているので、ユーザ
プログラムでは、例えば、a11‘0'などのダミー
データを用いるように行う。
転送中状態表示信号線2―2が‘0'になるま
で、上記のダミーデータによるデータを繰返え
す。
転送中状態表示信号線2―2が‘0'になつたこ
とを知つたシーケンサ3は、マイクロプログラム
命令から‘開始同期要求の解除’命令を読出し
て、マイクロ命令レジスタ5にセツトし、出力線
5―2、論理積回路10を通してフリツプフロツ
プ11をリセツトし、転送開始同期信号線2―1
を論理値‘1'で駆動する。
データ転送の処理を実行したプロセツサ1―1
は、ユーザプログラムによる処理を再び行つた
後、再び上述したデータ転送を実行する。
このように、全プロセツサ1―1〜1―n間で
転送開始同期信号線2―1および転送中状態表示
信号線2―2をワイアドオアにゲート接続したこ
とによつて、データ転送の開始および終了を同期
させて行わせることが容易に可能となる。
多数のプロセツサ間で情報の転送を同期して実
施させることができるので、高速に実行すること
が可能な大規模アレイプロセツサ形の処理システ
ムを、前述した粒子モデルシミユレーシヨンなど
に容易に用いることができる。
本実施例では、転送開始同期信号線2―1をデ
ータ転送の開始を同期させるのに用いるが、例え
ば、複数のプロセツサが格子状に接続されたデー
タ処理システムにおいて、各プロセツサが自メモ
リ内の所定番地のデータを読出して、その読出し
データを互に隣りのプロセツサがインターフエー
ス線を通して受信し、プロセツサ間のデータ転送
を実現する制御方式では、各プロセツサの自メモ
リからのデータ読出しタイミングを一致させる必
要があることから、別の同期信号線を設けている
ので、それを用いることにより、全プロセツサに
おいてプログラムを同期して動作させることが可
能となる。このような場合には、転送開始同期信
号線2―1を使用せずに転送中状態表示信号線2
―2のみで本発明が実現できる。
〔発明の効果〕
以上説明したように、本発明によれば、複数の
プロセツサ間におけるデータ転送を各プロセツサ
が出力する転送開始同期信号線、転送中状態表示
信号線のオアゲート出力を監視して、その動作を
開始/終了させるので、複数のプロセツサが同時
に実行するデータ転送の処理動作を自動的に同期
させることができる。
【図面の簡単な説明】
第1図は本発明の一実施例を示すデータ処理シ
ステムのプロセツサの構成ブロツク図、第2図は
本発明の一実施例を示すデータ処理システムの構
成図である。 1―1,1―2,……,1―n:プロセツサ、
2―1:転送開始同期信号線、2―2:転送中状
態表示信号線、3:シーケンサ、4:ROM、
5:マイクロ命令レジスタ、5―1〜5―5:出
力線、6:演算器、7:メモリ部、8:内部バ
ス、9,10,13,15,16,18,19:
論理積回路、11,20:フリツプフロツプ、1
2:反転ドライバ、14:インターフエース線、
17:バツフア、21,22:ドライバ。

Claims (1)

    【特許請求の範囲】
  1. 1 複数のプロセツサが結合されて、通常のデー
    タ処理とプロセツサ間のデータ転送を行うデータ
    処理システムにおいて、上記各プロセツサで他プ
    ロセツサへのデータ転送要求が発生したとき、転
    送開始同期信号を発生する開始同期信号発生回
    路、および上記転送開始同期信号が全プロセツサ
    で発生したことを検知する第1のワイアドオア回
    路を備えて、全プロセツサでのデータ転送の開始
    時刻を同期させるデータ転送開始同期手段と、上
    記各プロセツサがデータ転送中であることを示す
    転送中状態信号を発生する転送中状態信号発生回
    路、および上記転送中状態信号が全プロセツサで
    発生していないことを検知する第2のワイアドオ
    ア回路を備えて、全プロセツサでのデータ転送終
    了時刻を同期させるデータ転送終了同期手段とを
    有し、上記各プロセツサは上記データ転送開始同
    期手段の第1のワイアドオア回路の出力を受けた
    場合に、全プロセツサでデータ転送要求が発生し
    たと判断してデータ転送を開始し、上記データ転
    送終了同期手段の第2のワイアドオア回路の出力
    を受けた場合に、全プロセツサでデータ転送が終
    了したと判断してデータ転送を終了し、通常のデ
    ータ処理を開始することを特徴とするプロセツサ
    間の情報転送同期方式。
JP59239241A 1984-11-13 1984-11-13 プロセツサ間の情報転送同期方式 Granted JPS61117654A (ja)

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JP59239241A JPS61117654A (ja) 1984-11-13 1984-11-13 プロセツサ間の情報転送同期方式

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JPS61117654A JPS61117654A (ja) 1986-06-05
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0223480A (ja) * 1988-07-13 1990-01-25 Agency Of Ind Science & Technol 並列演算装置

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS55917A (en) * 1978-06-16 1980-01-07 Japanese National Railways<Jnr> Multiple synchronous operation system
JPS5829032A (ja) * 1981-08-14 1983-02-21 Hitachi Ltd デ−タ転送方式

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JPS61117654A (ja) 1986-06-05

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