JPH02176850A - プロセッサ間の命令転送を最適化する方法及び装置 - Google Patents
プロセッサ間の命令転送を最適化する方法及び装置Info
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- JPH02176850A JPH02176850A JP1188707A JP18870789A JPH02176850A JP H02176850 A JPH02176850 A JP H02176850A JP 1188707 A JP1188707 A JP 1188707A JP 18870789 A JP18870789 A JP 18870789A JP H02176850 A JPH02176850 A JP H02176850A
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3877—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor
- G06F9/3879—Concurrent instruction execution, e.g. pipeline or look ahead using a slave processor, e.g. coprocessor for non-native instruction execution, e.g. executing a command; for Java instruction set
- G06F9/3881—Arrangements for communication of instructions and data
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、本発明者の名前で本発明と同時に出願されて
、本発明の娘受入に鵡渡された［非同期装置間で通信を
行なう効率的なプロトコル（ＡｎＥｆｆｉｃｉｅｎｔ
Ｐｒｏｔｏｃｏｌ ｆ’ｏｒ Ｃｏｍｍｕｎｉｃａｔｉ
ｎｇ ＢｅｔｗｅｅｎＡｓｙｎｅｈｒｏｕｓ Ｄｅｖｉ
ｃｅｓ）」と題する米国特許出願に関連したものである
。
、本発明の娘受入に鵡渡された［非同期装置間で通信を
行なう効率的なプロトコル（ＡｎＥｆｆｉｃｉｅｎｔ
Ｐｒｏｔｏｃｏｌ ｆ’ｏｒ Ｃｏｍｍｕｎｉｃａｔｉ
ｎｇ ＢｅｔｗｅｅｎＡｓｙｎｅｈｒｏｕｓ Ｄｅｖｉ
ｃｅｓ）」と題する米国特許出願に関連したものである
。
本発明は、一般に、コンピュータシステムの非同期の処
理ユニット間でデータを転送するための方法及び装置に
係り、より詳細には、機械言語命令のブロセヅサ間転送
に必要な時間を短縮するための方法及び装置に係る。
理ユニット間でデータを転送するための方法及び装置に
係り、より詳細には、機械言語命令のブロセヅサ間転送
に必要な時間を短縮するための方法及び装置に係る。
最初のコンピュータが形成されて以来、コンピュータエ
ンジニアは、コンピュータシステムの速度と能力を高め
る方法を探し求めてきた。システム性能を改善するため
に現在使用されている１つの方法は、単一のシステムに
多数のプロセッサを使用することである。このようなシ
ステムにおいては、典型的に、マスター即ち主プロセッ
サが存在し、これは、ある処理タスクを実行すると共に
、他の処理タスクをスレーブ即ち副プロセッサに送る。
ンジニアは、コンピュータシステムの速度と能力を高め
る方法を探し求めてきた。システム性能を改善するため
に現在使用されている１つの方法は、単一のシステムに
多数のプロセッサを使用することである。このようなシ
ステムにおいては、典型的に、マスター即ち主プロセッ
サが存在し、これは、ある処理タスクを実行すると共に
、他の処理タスクをスレーブ即ち副プロセッサに送る。
これらプロセッサは、典型的に、非同期で動作する。こ
のようなシステムには、例えば、スカラープロセッサを
主プロセッサとしてそしてベクトルプロセッサを副プロ
セッサとして用いたマルチプロセッサシステムがある。
のようなシステムには、例えば、スカラープロセッサを
主プロセッサとしてそしてベクトルプロセッサを副プロ
セッサとして用いたマルチプロセッサシステムがある。
システムの動作中に、スカラープロセッサは、オペレー
ションコードと、可変数のオペランドとで構成されたベ
クトル命令をベクトルプロセッサに転送する。これら２
つのプロセッサは非同期で動作するので、スカラープロ
セッサはその処理タスクを継続し、一方、ベクトルプロ
セッサはベクトル命令を同時に処理する。この動作方法
は、ベクトル及び非ベクトル型命令の混合体より成る記
憶されたコンピュータプログラムを、１つのプロセッサ
しか用いていないが他の点では同等であるシステムより
も迅速に実行することができる。
ションコードと、可変数のオペランドとで構成されたベ
クトル命令をベクトルプロセッサに転送する。これら２
つのプロセッサは非同期で動作するので、スカラープロ
セッサはその処理タスクを継続し、一方、ベクトルプロ
セッサはベクトル命令を同時に処理する。この動作方法
は、ベクトル及び非ベクトル型命令の混合体より成る記
憶されたコンピュータプログラムを、１つのプロセッサ
しか用いていないが他の点では同等であるシステムより
も迅速に実行することができる。
然し乍ら、システム全体の作動速度及び処理能力の所望
の増加は、プロセッサ間通信に用いる方法及びプロトコ
ルによって著しく制限される。
の増加は、プロセッサ間通信に用いる方法及びプロトコ
ルによって著しく制限される。
副プロセッサは、命令が完全に転送されてしまうまでそ
れを実行し始めることができない。従って、主プロセッ
サは、副プロセッサに迅速に且つ確実に命令を転送でき
ねばならない。命令とは、オペレーションコード及び可
変数のオペランドを含む１組のデータワードより成る。
れを実行し始めることができない。従って、主プロセッ
サは、副プロセッサに迅速に且つ確実に命令を転送でき
ねばならない。命令とは、オペレーションコード及び可
変数のオペランドを含む１組のデータワードより成る。
オペランドの数は、ゼロから多数までである。オペレー
ションコードな含むデータワードは、オペランドの一部
分又は全部を含む他の情報も含む。然し乍ら、ここで用
いる［オペレーションコード」とは、オペレーションコ
ードを含む全データワードを指し、そして「オペランド
Ｊとは、命令の一部分であるがオペレーションコードを
含まないデータワードを指す。
ションコードな含むデータワードは、オペランドの一部
分又は全部を含む他の情報も含む。然し乍ら、ここで用
いる［オペレーションコード」とは、オペレーションコ
ードを含む全データワードを指し、そして「オペランド
Ｊとは、命令の一部分であるがオペレーションコードを
含まないデータワードを指す。
従って、命令転送を完了するためには、実際上、はとん
どの場合に一連の転送を必要とする。この一連の転送は
、全システム性能を高めるような速度で実行されねばな
らない。さもなくば、システムに副プロセッサを使用す
る効果がほとんど得られない。
どの場合に一連の転送を必要とする。この一連の転送は
、全システム性能を高めるような速度で実行されねばな
らない。さもなくば、システムに副プロセッサを使用す
る効果がほとんど得られない。
非同期のプロセッサ間の既知の通信方法は、典型的に、
プロセッサを相互接続するバスを経て並列の［完全ハン
ドシェイク」プロトコルを用いている。完全ハンドシェ
イクプロトコルでは、各プロセッサがバスを経ての各転
送の各段階を確実に知ることが必要である。この形式の
プロトコルでは、オペレーションコードに続いて各関連
するオペランドを含むデータワードを順次に転送するこ
とによって命令の転送が実行される。これは、主プロセ
ッサが最初にバストランザクションの開始を指示するた
めのストローブ信号をアサートし、そしてそれと同時に
転送されるべき命令のオペレーションコードを送信する
ことによって行なわれる。ストローブ信号及びオペレー
ションコードが副プロセッサによって受け取られると、
副プロセッサは、確認信号で応答する。この信号は、オ
ペレーションコードが副プロセッサによって受け取られ
た（即ちラッチされた）ことを主プロセッサに指示する
。確認を受け取ると、主プロセッサは、ストローブ信号
をデアサートする。副プロセッサは、ストローブ信号の
デアサート状態を確認すると、確認信号をデアサートす
る。主プロセッサが確認信号のデアサート状態を認識す
ると、ハンドシェイクが完了し、次のトランザクション
にバスが使用できるようになる。既に転送されたオペレ
ーションコードに関連した各オペランドを転送するため
に、命令全体が転送されてしまうまでこのシーケンスの
段階が繰り返される。
プロセッサを相互接続するバスを経て並列の［完全ハン
ドシェイク」プロトコルを用いている。完全ハンドシェ
イクプロトコルでは、各プロセッサがバスを経ての各転
送の各段階を確実に知ることが必要である。この形式の
プロトコルでは、オペレーションコードに続いて各関連
するオペランドを含むデータワードを順次に転送するこ
とによって命令の転送が実行される。これは、主プロセ
ッサが最初にバストランザクションの開始を指示するた
めのストローブ信号をアサートし、そしてそれと同時に
転送されるべき命令のオペレーションコードを送信する
ことによって行なわれる。ストローブ信号及びオペレー
ションコードが副プロセッサによって受け取られると、
副プロセッサは、確認信号で応答する。この信号は、オ
ペレーションコードが副プロセッサによって受け取られ
た（即ちラッチされた）ことを主プロセッサに指示する
。確認を受け取ると、主プロセッサは、ストローブ信号
をデアサートする。副プロセッサは、ストローブ信号の
デアサート状態を確認すると、確認信号をデアサートす
る。主プロセッサが確認信号のデアサート状態を認識す
ると、ハンドシェイクが完了し、次のトランザクション
にバスが使用できるようになる。既に転送されたオペレ
ーションコードに関連した各オペランドを転送するため
に、命令全体が転送されてしまうまでこのシーケンスの
段階が繰り返される。
完全ハンドシェイクのプロトコルを用いて非同期のプロ
セッサ間で命令転送を行なうシステムにおいては、各プ
ロセッサがそれ自身の時間ベースで作動し、バスのため
の時間ベースは存在しない。それ故、１つのプロセッサ
によってアサートされた信号は、他のプロセッサによっ
て直ちに受信されない。というのは、受信側プロセッサ
の内部のタイミングにより信号をラッチできるようにな
るまでバス上の信号を保持しなければならないからであ
る。
セッサ間で命令転送を行なうシステムにおいては、各プ
ロセッサがそれ自身の時間ベースで作動し、バスのため
の時間ベースは存在しない。それ故、１つのプロセッサ
によってアサートされた信号は、他のプロセッサによっ
て直ちに受信されない。というのは、受信側プロセッサ
の内部のタイミングにより信号をラッチできるようにな
るまでバス上の信号を保持しなければならないからであ
る。
発明が解決しようとする課題
従って、完全にハンドシェイクされたプロトコルの性能
は、全システム性能を低下させ勝ちである。このように
低いプロトコルの性能は、いずれかのプロセッサが他の
プロセッサによって受け取られるべき信号を送信するた
びに同期遅延がある組合せで生じることと、命令転送を
完了するために多数の送信情報を送ったり受け取ったり
しなければならないこととによって生じる。
は、全システム性能を低下させ勝ちである。このように
低いプロトコルの性能は、いずれかのプロセッサが他の
プロセッサによって受け取られるべき信号を送信するた
びに同期遅延がある組合せで生じることと、命令転送を
完了するために多数の送信情報を送ったり受け取ったり
しなければならないこととによって生じる。
それ故、非同期のプロセッサ間で命令を転送する方法で
あって、信頼性が高いと共に、命令に関連したオペラン
ドの数に拘りなく転送される命令ごとに受信側プロセッ
サからの１つの確認信号しか必要としない方法を用いる
ことが所望されそして効果的であるとされている。
あって、信頼性が高いと共に、命令に関連したオペラン
ドの数に拘りなく転送される命令ごとに受信側プロセッ
サからの１つの確認信号しか必要としない方法を用いる
ことが所望されそして効果的であるとされている。
課題を解決するための手段
本発明は、プロセッサ間で命令を転送する新規な方法及
び装置を使用することにより、プロセッサ間命令転送に
用いられていた公知プロトコルの前記及び他の欠点を解
消するものである。
び装置を使用することにより、プロセッサ間命令転送に
用いられていた公知プロトコルの前記及び他の欠点を解
消するものである。
命令転送は、オペレーションコード及びゼロ又はそれ以
上のオペランドの転送を必要とする。
上のオペランドの転送を必要とする。
公知の非同期命令転送プロトコルは、バスを経てデータ
転送を行なうたびに確認を必要とする。然し乍ら、各命
令転送がオペレーションコードと共に可変数の付加的な
データワードを含まなければならないという利点を取り
入れることにより、非同期の装置間で命令を転送するの
に要する時間を公知の非同期命令転送プロトコルに比し
て実質的に減少することができる。
転送を行なうたびに確認を必要とする。然し乍ら、各命
令転送がオペレーションコードと共に可変数の付加的な
データワードを含まなければならないという利点を取り
入れることにより、非同期の装置間で命令を転送するの
に要する時間を公知の非同期命令転送プロトコルに比し
て実質的に減少することができる。
この改良は、オペランド及びオペレーションコードを逆
の順序で、即ちオペレーションコードを最後に転送し、
そしてオペレーションコードの転送のみを確認すること
によって達成される。従って、最後のオペランドから最
初のオペランドへそしてオペレーションコードへという
順序で命令が転送される場合には、受信側プロセッサは
、オペレーションコードが命令転送の最後であるという
ことが常に分かる。従って、オペレーションコードの受
信を確認することのみが必要となる。
の順序で、即ちオペレーションコードを最後に転送し、
そしてオペレーションコードの転送のみを確認すること
によって達成される。従って、最後のオペランドから最
初のオペランドへそしてオペレーションコードへという
順序で命令が転送される場合には、受信側プロセッサは
、オペレーションコードが命令転送の最後であるという
ことが常に分かる。従って、オペレーションコードの受
信を確認することのみが必要となる。
例えば、完全ハンドシェイクのプロトコルを用いてオペ
レーションコード及び２つのオペランドを転送する場合
には、３つの確認が必要となる。
レーションコード及び２つのオペランドを転送する場合
には、３つの確認が必要となる。
本発明のプロトコルを用いると、いかに多数のオペラン
ドが転送されようとも、１つの確認しか必要とされない
。このプロトコルは、プロセッサ間命令転送の公知装置
に比して実質的な時間節約をもたらす。
ドが転送されようとも、１つの確認しか必要とされない
。このプロトコルは、プロセッサ間命令転送の公知装置
に比して実質的な時間節約をもたらす。
実施例
本発明の上記及び他の特徴は、添付図面を参照した好ま
しい実施例の詳細な税引より明らかとなろう。
しい実施例の詳細な税引より明らかとなろう。
第１図は、マルチプロセッサコンピュータシステムの一
般的なブロック図である。このシステムは、主（スカラ
ー）プロセッサ２２と、副プロセッサ（ベクトルプロセ
ッサ）２４と、命令転送バス２０とを備えている。両プ
ロセッサは、システムメモリバス２６を経て主メモリ２
８をアクセスすることができる。好ましい実施例におい
ては、コンピュータシステムは、本発明の譲受人によっ
て現在販売されているＶＡＸシステムアーキテクチャを
用いている。又、第１図に示されたコンピュータシステ
ムは、バスアダプタとしても知られているＩ１０制御器
３０と、Ｉ１０バス３２とを経て周辺装置と通信するた
めの手段も備えている。
般的なブロック図である。このシステムは、主（スカラ
ー）プロセッサ２２と、副プロセッサ（ベクトルプロセ
ッサ）２４と、命令転送バス２０とを備えている。両プ
ロセッサは、システムメモリバス２６を経て主メモリ２
８をアクセスすることができる。好ましい実施例におい
ては、コンピュータシステムは、本発明の譲受人によっ
て現在販売されているＶＡＸシステムアーキテクチャを
用いている。又、第１図に示されたコンピュータシステ
ムは、バスアダプタとしても知られているＩ１０制御器
３０と、Ｉ１０バス３２とを経て周辺装置と通信するた
めの手段も備えている。
従って、ビデオコンソール３４や、プリンタ３６や、ハ
ードディスクのような大量記憶装置３８といった装置と
の両方向通信が可能となる。
ードディスクのような大量記憶装置３８といった装置と
の両方向通信が可能となる。
システムの動作中に、主プロセッサ２２は、システムの
主メモリ２８に記憶されたソフトウェアプログラムを実
行する。このプログラムは、実行可能な機械言語命令で
構成される。各命令は、オペレーションコードと、１組
のオペランドとで構成される。オペレーションコード及
びオペランドの各々は、複数のビットで構成され、好ま
しい実施例では、長ワードと称する複数の３２ビツト（
ビット０−３１）で構成される。本発明の好ましい実施
例では、３つの長ワード（オペレーションコードと２つ
のオペランド）、２つの長ワード（オペレーションコー
ドと１つのオペランド）、又は１つの長ワード（オペレ
ーションコードとゼロのオペランド）より成る命令が使
用される。
主メモリ２８に記憶されたソフトウェアプログラムを実
行する。このプログラムは、実行可能な機械言語命令で
構成される。各命令は、オペレーションコードと、１組
のオペランドとで構成される。オペレーションコード及
びオペランドの各々は、複数のビットで構成され、好ま
しい実施例では、長ワードと称する複数の３２ビツト（
ビット０−３１）で構成される。本発明の好ましい実施
例では、３つの長ワード（オペレーションコードと２つ
のオペランド）、２つの長ワード（オペレーションコー
ドと１つのオペランド）、又は１つの長ワード（オペレ
ーションコードとゼロのオペランド）より成る命令が使
用される。
動作中、主プロセッサ２２及び副プロセッサ２４は、独
立した時間ベースを用いて非同期で作動し、命令を同時
に実行することができる。副プロセッサ２４は、ある種
の命令を主プロセッサ２２よりも速く効率的に実行する
ように設計されている。好ましい実施例では、主プロセ
ッサ２２はスカラープロセッサであり、そして副プロセ
ッサ２４はベクトルプロセッサであり、これは、主（ス
カラー）プロセッサ２２によって送られたベクトル命令
を実行するように設計されている。従って、記憶された
プログラムがスカラープロセッサ２２によって実行され
るときには、各命令がデコードされて、それがベクトル
命令であるかどうか最初に判断される。実行されるべき
次の命令がベクトル命令ではない場合には、その命令が
スカラープロセッサ２２によって実行される。実行され
るべき次の命令がベクトル命令である場合には、そのベ
クトル命令が命令転送バス２０を経てベクトルプロセッ
サ２４へ転送され、ベクトルプロセッサ２４によって実
行される。
立した時間ベースを用いて非同期で作動し、命令を同時
に実行することができる。副プロセッサ２４は、ある種
の命令を主プロセッサ２２よりも速く効率的に実行する
ように設計されている。好ましい実施例では、主プロセ
ッサ２２はスカラープロセッサであり、そして副プロセ
ッサ２４はベクトルプロセッサであり、これは、主（ス
カラー）プロセッサ２２によって送られたベクトル命令
を実行するように設計されている。従って、記憶された
プログラムがスカラープロセッサ２２によって実行され
るときには、各命令がデコードされて、それがベクトル
命令であるかどうか最初に判断される。実行されるべき
次の命令がベクトル命令ではない場合には、その命令が
スカラープロセッサ２２によって実行される。実行され
るべき次の命令がベクトル命令である場合には、そのベ
クトル命令が命令転送バス２０を経てベクトルプロセッ
サ２４へ転送され、ベクトルプロセッサ２４によって実
行される。
第２図には、命令転送バス（ＩＴＢ）２０が示されてい
るａ ＩＴＢ２０は、１ビツトのドライブ’７０ ッ’
） （ＤＲＩＶＥ ＣＬＯＣＫ）−ｙインと、１ビツト
のラッチクロック（ＬＡＴＣＨＣＬＯＣＫ）ラインと、
３２ビツトのデータ（ＤＡＴＡ）バスと、１ビツトのス
トローブ（ＳＴＲＯＢＥ） ラインド、１ビツトの確９
（ＡＣＫＮＯＷＩ−Ｅ−ＤＧＥ）ラインと、３ビツト
のコマンド（ＣＯＭＭＯＮＤ）バスとで成る物理的なケ
ーブルによって実施される。
るａ ＩＴＢ２０は、１ビツトのドライブ’７０ ッ’
） （ＤＲＩＶＥ ＣＬＯＣＫ）−ｙインと、１ビツト
のラッチクロック（ＬＡＴＣＨＣＬＯＣＫ）ラインと、
３２ビツトのデータ（ＤＡＴＡ）バスと、１ビツトのス
トローブ（ＳＴＲＯＢＥ） ラインド、１ビツトの確９
（ＡＣＫＮＯＷＩ−Ｅ−ＤＧＥ）ラインと、３ビツト
のコマンド（ＣＯＭＭＯＮＤ）バスとで成る物理的なケ
ーブルによって実施される。
バッファ６０は、ベクトルプロセッサ２４に転送を行な
う準備段階において命令の組み立て及び記憶を行なうこ
とのできるスカラープロセッサの部分を形成する。同様
のバッファ６２は、命令が転送及び組み立てられている
間にオペレーションコード及び各オペランドのための一
時的な記憶位置をなすためのベクトルプロセッサ２４の
部分を形成する。好ましい実施例では、各バッファ６０
及び６２は、長ワード３つの命令を受け入れるに充分な
大きさである。
う準備段階において命令の組み立て及び記憶を行なうこ
とのできるスカラープロセッサの部分を形成する。同様
のバッファ６２は、命令が転送及び組み立てられている
間にオペレーションコード及び各オペランドのための一
時的な記憶位置をなすためのベクトルプロセッサ２４の
部分を形成する。好ましい実施例では、各バッファ６０
及び６２は、長ワード３つの命令を受け入れるに充分な
大きさである。
第２図及び第３図を参照すれば、ドライブクロック信号
はベクトルプロセッサ２４によって発生され、他の全て
のＩＴＢ信号はこのクロッグに対して開始される。従っ
て、ＩＴＢ２０は、スカラープロセッサ２２に対して非
同期であるが、ベクトルプロセッサ２４に対しては同期
される。各ＩＴＢサイクルのスタートは、ドライブクロ
ック信号の立上り縁によって指示される。従って、現在
のＩＴＢサイクル又は″′バスサイクル″の終りと、次
のバスサイクルの始まりは、ドライブクロックの次の立
上り縁によって指示される。１つのＩＴＢサイクルは、
８個のベクトルプロセッサ位相又は２つのベクトルプロ
セッササイクルに等しい。ドライブクロックは、１つお
きのベクトルプロセッササイクルに、２つ分のベクトル
プロセッサ位相中アサートされる。スカラープロセッサ
２２はドライブクロックに対して命令転送を開始するの
で、ベクトルプロセッサ２４は、ＩＴＢ２０上の信号を
同期して受け取ることができる。ラッチクロッグ信号は
、ベクトルプロセッサ２４によって発生され、１つおき
のベクトルプロセッササイクルにおいて、ドライブクロ
ックが存在するサイクルとは別のサイクル中にアサート
される。ラッチクロック信号は、２つ分のベクトルプロ
セッサ位相の間にアサートされる。全てのｒＴＢ信号は
、ラッチクロック信号の立下がり縁においてベクトルプ
ロセッサ２４又はスカラープロセッサ２２のいずれかに
よって受け取られる（ラッチされる） ストローブ信号は、データ及びコマンド信号の有効性を
指示する。ストローブ信号が存在することは、ＩＴＢ２
０のアイドルサイクルを指示する。ＩＴＢ２０を経て命
令転送を行なう間には、オペランド２、オペランドｌ又
はオペレーションコードの１つがｒＴＢバス２０を経て
転送されるサイクル中にストローブ信号がアサートされ
る。
はベクトルプロセッサ２４によって発生され、他の全て
のＩＴＢ信号はこのクロッグに対して開始される。従っ
て、ＩＴＢ２０は、スカラープロセッサ２２に対して非
同期であるが、ベクトルプロセッサ２４に対しては同期
される。各ＩＴＢサイクルのスタートは、ドライブクロ
ック信号の立上り縁によって指示される。従って、現在
のＩＴＢサイクル又は″′バスサイクル″の終りと、次
のバスサイクルの始まりは、ドライブクロックの次の立
上り縁によって指示される。１つのＩＴＢサイクルは、
８個のベクトルプロセッサ位相又は２つのベクトルプロ
セッササイクルに等しい。ドライブクロックは、１つお
きのベクトルプロセッササイクルに、２つ分のベクトル
プロセッサ位相中アサートされる。スカラープロセッサ
２２はドライブクロックに対して命令転送を開始するの
で、ベクトルプロセッサ２４は、ＩＴＢ２０上の信号を
同期して受け取ることができる。ラッチクロッグ信号は
、ベクトルプロセッサ２４によって発生され、１つおき
のベクトルプロセッササイクルにおいて、ドライブクロ
ックが存在するサイクルとは別のサイクル中にアサート
される。ラッチクロック信号は、２つ分のベクトルプロ
セッサ位相の間にアサートされる。全てのｒＴＢ信号は
、ラッチクロック信号の立下がり縁においてベクトルプ
ロセッサ２４又はスカラープロセッサ２２のいずれかに
よって受け取られる（ラッチされる） ストローブ信号は、データ及びコマンド信号の有効性を
指示する。ストローブ信号が存在することは、ＩＴＢ２
０のアイドルサイクルを指示する。ＩＴＢ２０を経て命
令転送を行なう間には、オペランド２、オペランドｌ又
はオペレーションコードの１つがｒＴＢバス２０を経て
転送されるサイクル中にストローブ信号がアサートされ
る。
ストローブ信号は、ドライブクロックイ８号と同期して
スカラープロセッサ２２によって発生される。
スカラープロセッサ２２によって発生される。
ストローブ信号は、ラッチクロックの立下がり縁におい
てベクトルプロセッサ２４によって受け取られる。
てベクトルプロセッサ２４によって受け取られる。
好ましい実施例では、データバスは３２ビツトの両方向
性バスである。スカラープロセッサ２２は、このバスを
用いて、オペレーションコード及びオペランドをベクト
ルプロセッサ２４に送信する。データがベクトルプロセ
ッサ２４に送られるときには、スカラープロセッサ２２
によってストローブ信号がアサートされると、データバ
ス上のデータが現在のＩＴＢサイクルにおいて有効であ
ることを指示する。データバス上のデータは、ドライブ
クロックと同期してスカラープロセッサ２２によって発
生され、そしてラッチクロックの立下がり縁にベクトル
プロセッサ２４によって受け取られる。
性バスである。スカラープロセッサ２２は、このバスを
用いて、オペレーションコード及びオペランドをベクト
ルプロセッサ２４に送信する。データがベクトルプロセ
ッサ２４に送られるときには、スカラープロセッサ２２
によってストローブ信号がアサートされると、データバ
ス上のデータが現在のＩＴＢサイクルにおいて有効であ
ることを指示する。データバス上のデータは、ドライブ
クロックと同期してスカラープロセッサ２２によって発
生され、そしてラッチクロックの立下がり縁にベクトル
プロセッサ２４によって受け取られる。
スカラープロセサ２２は、コマンドバスに３ビツトコー
ドを発生し、ＩＴＢバス２０において行なわれている動
作の形式をベクトルプロセッサ２４に知らせる。ベクト
ルプロセッサは、この情報を用いて、命令バッファ６２
の現在記憶位置に長ワードを記憶する。コマンドライン
は、ストローブがアサートされるＩＴＢサイクルにおい
て有効である。以下の表は、好ましい実施例における種
々のＩＴＢ動作に関連した３ビツトコードを示している
。
ドを発生し、ＩＴＢバス２０において行なわれている動
作の形式をベクトルプロセッサ２４に知らせる。ベクト
ルプロセッサは、この情報を用いて、命令バッファ６２
の現在記憶位置に長ワードを記憶する。コマンドライン
は、ストローブがアサートされるＩＴＢサイクルにおい
て有効である。以下の表は、好ましい実施例における種
々のＩＴＢ動作に関連した３ビツトコードを示している
。
二５ｚ仁Ｌ−Ｉ Ｔ Ｂ
ｏｏｉ ｏｐコードと制御を送る０１０
オペランド１を送る ０１１ オペラン１２を゛る 当業者に明らかなように、ベクトルプロセッサ２４から
スカラープロセッサ２２へ直接データを転送するために
他のコマンドコードを設けることができる。
オペランド１を送る ０１１ オペラン１２を゛る 当業者に明らかなように、ベクトルプロセッサ２４から
スカラープロセッサ２２へ直接データを転送するために
他のコマンドコードを設けることができる。
確認信号は、ＩＴＢ２０における命令転送の通常の終了
を指示するためにベクトルプロセッサ２４によって発生
される。確認信号は、１つの完全な命令（オペレーショ
ンコード及び全てのオペランド）がスカラープロセッサ
２２からベクトルプロセッサ２４へ転送された後にのみ
アサートされ、そして次のＩＴＢサイクルにデアサート
される。従って、ベクトルプロセッサ２４がオペレーシ
ョンコードの転送を指示するコマンドコード００１を受
け取ると、ベクトルプロセッサ２４はそれに応答して、
次のＩＴＢサイクルに確認信号をアサートする。確認信
号は、ドライブクロッグと同期して発生され、ラッチク
ロックの立下がり縁にスカラープロセッサ２２によって
受け取られる。
を指示するためにベクトルプロセッサ２４によって発生
される。確認信号は、１つの完全な命令（オペレーショ
ンコード及び全てのオペランド）がスカラープロセッサ
２２からベクトルプロセッサ２４へ転送された後にのみ
アサートされ、そして次のＩＴＢサイクルにデアサート
される。従って、ベクトルプロセッサ２４がオペレーシ
ョンコードの転送を指示するコマンドコード００１を受
け取ると、ベクトルプロセッサ２４はそれに応答して、
次のＩＴＢサイクルに確認信号をアサートする。確認信
号は、ドライブクロッグと同期して発生され、ラッチク
ロックの立下がり縁にスカラープロセッサ２２によって
受け取られる。
スカラープロセッサ２２からベクトルプロセッサ２４へ
命令を転送するプロセスは、Ｉ Ｔ Ｂバス２０上の一
連の書き込み動作を構成する。各命令転送は、２つ、１
つ又はＯのオペランド転送と、オペレーションコード転
送とで構成される。従って、好ましい実施例では、最小
１つの長ワードと、最大３つの長ワードが命令転送を構
成する。各々の長ワード転送は１つのＩＴＢサイクルを
必要とする。転送は、常に、逆の順序で生じ、即ち、オ
ペランド２が最初に送られ（もし必要ならば）、次いで
、オペランド１が送られ（もし必要ならば）そしてオペ
レーションコードが送られる（常に必要である）６ スカラープロセッサ２２がベクトル命令を識別しそして
それをその命令バッファ６０に入れて転送を待機した後
に転送動作が開始される。３つの長ワードよりなる命令
の場合には、完全な転送が４つのＩＴＢサイクルにおい
て行なわれ、これは次のような事象を有する。スカラー
プロセッサ２２がＩＴＢサイクルの開始を指示する次の
ドライブクロックを受け取ると、スカラープロセッサ２
２は、ストローブ信号をアサートし、コマンドコード０
１１をアサートし、オペランド２をデータバスに出す。
命令を転送するプロセスは、Ｉ Ｔ Ｂバス２０上の一
連の書き込み動作を構成する。各命令転送は、２つ、１
つ又はＯのオペランド転送と、オペレーションコード転
送とで構成される。従って、好ましい実施例では、最小
１つの長ワードと、最大３つの長ワードが命令転送を構
成する。各々の長ワード転送は１つのＩＴＢサイクルを
必要とする。転送は、常に、逆の順序で生じ、即ち、オ
ペランド２が最初に送られ（もし必要ならば）、次いで
、オペランド１が送られ（もし必要ならば）そしてオペ
レーションコードが送られる（常に必要である）６ スカラープロセッサ２２がベクトル命令を識別しそして
それをその命令バッファ６０に入れて転送を待機した後
に転送動作が開始される。３つの長ワードよりなる命令
の場合には、完全な転送が４つのＩＴＢサイクルにおい
て行なわれ、これは次のような事象を有する。スカラー
プロセッサ２２がＩＴＢサイクルの開始を指示する次の
ドライブクロックを受け取ると、スカラープロセッサ２
２は、ストローブ信号をアサートし、コマンドコード０
１１をアサートし、オペランド２をデータバスに出す。
次のラッチクロックの立下がり縁において、ベクトルプ
ロセッサ２４は、データバス上の情報をそれに関連した
コマンドコードに基づいてそのアドレス可能な命令バッ
ファ６２のオペランド２の部分に記憶する。ストローブ
は、アサートされたま）であり、スカラープロセッサ２
２による次のドライブクロックの受信時に、コマンドコ
ード０１０がアサートされ、データバスにオペランド１
が出される。次のラッチクロックの立下がり縁には、ベ
クトルプロセッサのアドレス可能な命令バッファ６２の
オペランド１部分にオペランドｌが記憶される。ストロ
ーブ信号はアサートされたまきとなり、スカラープロセ
ッサ２２によって次のドライブクロックが受信されると
、コマンドコード００１がアサートされ、オペレーショ
ンコードがデータバスに出される。次のラッチクロック
の立下がり縁には、ベクトルプロセッサのアドレス可能
な命令バッファのオペレーションコード部分にオペレー
ションコードが記憶される。コマンドコード００１、即
ちオペレーションコードを送るためのコードを送信する
と、スカラープロセッサ２２は、次のドライブクロック
においてストローブ信号をデアサートし、ベクトルプロ
セッサ２４をトリガして確認信号をアサートすることに
より完全な命令の受信を確認する。確認信号は、次のラ
ッチクロックの立下がり縁にスカラープロセッサ２２に
よって受信される。ベクトルプロセッサの命令バッファ
６２において完全な命令が組み立てられると、ベクトル
プロセッサ２４は、その命令全体を処理のためにベクト
ルプロセッサ２４内の異なった位置に移動する。従って
５命令バツフア６２がクリアされ、次の命令を受け取る
用意ができる。
ロセッサ２４は、データバス上の情報をそれに関連した
コマンドコードに基づいてそのアドレス可能な命令バッ
ファ６２のオペランド２の部分に記憶する。ストローブ
は、アサートされたま）であり、スカラープロセッサ２
２による次のドライブクロックの受信時に、コマンドコ
ード０１０がアサートされ、データバスにオペランド１
が出される。次のラッチクロックの立下がり縁には、ベ
クトルプロセッサのアドレス可能な命令バッファ６２の
オペランド１部分にオペランドｌが記憶される。ストロ
ーブ信号はアサートされたまきとなり、スカラープロセ
ッサ２２によって次のドライブクロックが受信されると
、コマンドコード００１がアサートされ、オペレーショ
ンコードがデータバスに出される。次のラッチクロック
の立下がり縁には、ベクトルプロセッサのアドレス可能
な命令バッファのオペレーションコード部分にオペレー
ションコードが記憶される。コマンドコード００１、即
ちオペレーションコードを送るためのコードを送信する
と、スカラープロセッサ２２は、次のドライブクロック
においてストローブ信号をデアサートし、ベクトルプロ
セッサ２４をトリガして確認信号をアサートすることに
より完全な命令の受信を確認する。確認信号は、次のラ
ッチクロックの立下がり縁にスカラープロセッサ２２に
よって受信される。ベクトルプロセッサの命令バッファ
６２において完全な命令が組み立てられると、ベクトル
プロセッサ２４は、その命令全体を処理のためにベクト
ルプロセッサ２４内の異なった位置に移動する。従って
５命令バツフア６２がクリアされ、次の命令を受け取る
用意ができる。
本発明をある程度特定して説明したが、この好ましい実
施例の説明は一例に過ぎないことを理解されたい。例え
ば、適当なコマンドコード及びより大きな命令転送バッ
ファを設けるだけで、０、ｌ又は２以外のいかなる数の
オペランドを本発明によってプロセッサ間で転送できる
。又、特定のシステムアーキテクチャ−によって要求さ
れれば、３２ビツト以外のサイズのデータバスを用いる
こともできる。本発明の精神及び範囲から逸脱すること
なく１種々の変更や修正が当業者に明らかであろう。
施例の説明は一例に過ぎないことを理解されたい。例え
ば、適当なコマンドコード及びより大きな命令転送バッ
ファを設けるだけで、０、ｌ又は２以外のいかなる数の
オペランドを本発明によってプロセッサ間で転送できる
。又、特定のシステムアーキテクチャ−によって要求さ
れれば、３２ビツト以外のサイズのデータバスを用いる
こともできる。本発明の精神及び範囲から逸脱すること
なく１種々の変更や修正が当業者に明らかであろう。
第１図は、命令転送バスを用いたマルチプロセッサコン
ピュータシステムを示す一般的なブロック図、 第２図は、命令転送バスによって用いられる種々の信号
を示す図、そして 第３図は、プロセッサ間命令転送のタイミングを示すタ
イミング図である。 ２ｏ・・・命令転送バス ・主（スカラー）プロセッサ ・副（ベクトル）プロセッサ ・システムメモリバス ・主メモリ ・Ｉ１０制御器 ・Ｉ１０バス ・ビデオコンソール ・プリンタ ・大量記憶装置 手 続 補 正 書 （方式） ％式％ １、事件の表示 平成１年特許願第１８８７０７号 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人
ピュータシステムを示す一般的なブロック図、 第２図は、命令転送バスによって用いられる種々の信号
を示す図、そして 第３図は、プロセッサ間命令転送のタイミングを示すタ
イミング図である。 ２ｏ・・・命令転送バス ・主（スカラー）プロセッサ ・副（ベクトル）プロセッサ ・システムメモリバス ・主メモリ ・Ｉ１０制御器 ・Ｉ１０バス ・ビデオコンソール ・プリンタ ・大量記憶装置 手 続 補 正 書 （方式） ％式％ １、事件の表示 平成１年特許願第１８８７０７号 ３、補正をする者 事件との関係 出 願 人 ４、代 理 人
Claims (26)
- （１）オペレーションコードと、可変数のオペランドと
で各々構成された命令を第１プロセッサと第２プロセッ
サとの間で転送する方法において、上記命令に関連した
上記可変数のオペランド全部を第１プロセッサから第２
プロセッサへ順次に転送し、 その後、上記オペレーションコードを第１プロセッサか
ら第２プロセッサへ転送し、そしてその後、オペレーシ
ョンコードの受信を確認する信号を第２プロセッサから
第１プロセッサへ送信するという段階を具備することを
特徴とする方法。 - （２）上記第２プロセッサは、いずれかのオペレンドの
受信を確認する信号は第１プロセッサへ送信しない請求
項１に記載の方法。 - （３）オペランド及びオペレーションコードの各々を第
１プロセッサから第２プロセッサへ転送する上記段階は
、有効なオペランド及びオペレーションコードデータの
存在を指示するストローブ信号を第２プロセッサへ同時
に送信することを含む請求項１に記載の方法。 - （４）上記第１プロセッサは主プロセッサであり、そし
て第２プロセッサは副プロセッサである請求項１に記載
の方法。 - （５）上記主プロセッサはスカラープロセッサであり、
そして上記副プロセッサはベクトルプロセッサである請
求項４に記載の方法。 - （６）オペレーションコードと、可変数のオペランドと
で各々構成された命令を第１プロセッサから第２プロセ
ッサへ転送する装置において、ａ）上記可変数のオペラ
ンド全部を第１プロセッサから第２プロセッサへ順次に
転送する手段と、 ｂ）全てのオペランドが転送された後に上記オペレーシ
ョンコードを第１プロセッサから第２プロセッサへ転送
する手段と、 ｃ）オペレーションコードの受信を確認する信号を第２
プロセッサから第１プロセッサへ送信する手段とを具備
することを特徴とする装置。 - （７）上記可変数のオペランド及びオペレーションコー
ドの各々を第１プロセッサの指定の記憶位置に記憶する
ための手段を更に備えた請求項６に記載の装置。 - （８）上記可変数のオペランド及びオペレーションコー
ドの各々を第２プロセッサの指定の記憶位置に記憶する
ための手段を更に備えた請求項６に記載の装置。 - （９）現在命令に関連したオペランドの組のうちのどの
オペランドが現在転送されているかを指示するコードを
各オペランドと同時に第１プロセッサから第２プロセッ
サへ送信する手段を更に備えた請求項８に記載の装置。 - （１０）上記第２プロセッサは、各オペランドを受け取
ってそれをオペランドと同時に送られたコードに基づい
て決定された指定の記憶位置に記憶する請求項９に記載
の装置。 - （１１）オペレーションコードが現在転送されておりそ
して現在命令に対するその他の転送がないことを指示す
るコードを各オペレーションコードと同時に第１プロセ
ッサから第２プロセッサへ送信する手段を更に備えた請
求項８に記載の装置。 - （１２）上記第２プロセッサは、オペレーションコード
を受け取ってそれをオペレーションコードと同時に送ら
れたコードに基づいて決定された指定の記憶位置に記憶
する請求項１１に記載の装置。 - （１３）上記第１プロセッサは主プロセッサであり、そ
して第２プロセッサは副プロセッサである請求項６に記
載の装置。 - （１４）上記主プロセッサはスカラープロセッサであり
、そして上記副プロセッサはベクトルプロセッサである
請求項１３に記載の装置。 - （１５）各オペランド及びオペレーションコードの転送
と同時に第１プロセッサから第２プロセッサへストロー
ブ信号を送信する手段を更に備えた請求項６に記載の装
置。 - （１６）上記ストローブ信号は、現在の転送動作の有効
性を第２プロセッサに指示する請求項１５に記載の装置
。 - （１７）第１プロセッサによりストローブ信号がアサー
トされることは、命令転送の開始を第２プロセッサに指
示する請求項１５に記載の装置。 - （１８）コンピュータシステムにおいて、 ａ）オペレーションコード及び可変数のオ ペランドより各々成る命令を転送するための第１プロセ
ッサと、 ｂ）上記命令を受け取って実行するための 第２プロセッサと、 ｃ）上記第１プロセッサ及び第２プロセッ サを相互接続するための命令転送バスと、 ｄ）上記可変数のオペランドを第２プロセ ッサへ順次に送信し、その後、オペレーションコードを
第２プロセッサへ送信することにより、第１プロセッサ
から第２プロセッサへ上記命令を転送するための手段と
、 ｅ）オペレーションコードの受信を確認す る信号を第２プロセッサから第１プロセッサへ送信する
ための手段とを具備することを特徴とするシステム。 - （１９）上記第１プロセッサが第２プロセッサに命令を
転送する準備ができたときに第１プロセッサから第２プ
ロセッサへ信号を送信するための手段を更に備えている
請求項１８に記載のコンピュータシステム。 - （２０）上記第１プロセッサは主プロセッサであり、そ
して第２プロセッサは副プロセッサである請求項１８に
記載のコンピュータシステム。 - （２１）上記主プロセッサはスカラープロセッサであり
、そして上記副プロセッサはベクトルプロセッサである
請求項２０に記載のコンピュータシステム。 - （２２）上記可変数のオペランド及びオペレーションコ
ードの各々を第２プロセッサの指定の記憶位置に記憶す
るための手段を更に備えた請求項１８に記載のコンピュ
ータシステム。 - （２３）現在命令に関連したオペランドの組のうちのど
のオペランドが現在転送されているかを指示するコード
を各オペランドと同時に第１プロセッサから第２プロセ
ッサへ送信する手段を更に備えた請求項２２に記載のコ
ンピュータシステム。 - （２４）上記第２プロセッサは、各オペランドを受け取
ってそれをオペランドと同時に送られたコードに基づい
て決定された指定の記憶位置に記憶する請求項２３に記
載のコンピュータシステム。 - （２５）オペレーションコードが現在転送されておりそ
して現在命令に対するその他の転送がないことを指示す
るコードを各オペレーションコードと同時に第１プロセ
ッサから第２プロセッサへ送信する手段を更に備えた請
求項２２に記載のコンピュータシステム。 - （２６）上記第２プロセッサは、オペレーションコード
を受け取ってそれをオペレーションコードと同時に送ら
れたコードに基づいて決定された指定の記憶位置に記憶
する請求項２５に記載のコンピュータシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US221987 | 1988-07-20 | ||
| US07/221,987 US4897779A (en) | 1988-07-20 | 1988-07-20 | Method and apparatus for optimizing inter-processor instruction transfers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02176850A true JPH02176850A (ja) | 1990-07-10 |
| JPH0775018B2 JPH0775018B2 (ja) | 1995-08-09 |
Family
ID=22830268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1188707A Expired - Lifetime JPH0775018B2 (ja) | 1988-07-20 | 1989-07-20 | プロセッサ間の命令転送を最適化する方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4897779A (ja) |
| EP (1) | EP0352080A3 (ja) |
| JP (1) | JPH0775018B2 (ja) |
| CA (1) | CA1321658C (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5594866A (en) * | 1989-01-18 | 1997-01-14 | Intel Corporation | Message routing in a multi-processor computer system with alternate edge strobe regeneration |
| US5070443A (en) * | 1989-09-11 | 1991-12-03 | Sun Microsystems, Inc. | Apparatus for write handshake in high-speed asynchronous bus interface |
| KR930001080A (ko) * | 1991-06-24 | 1993-01-16 | 정용문 | 직렬 입출력 접속 장치를 이용한 마스터 시스템과 다중 슬레이브 시스템간 데이타 통신 방법 |
| US5434975A (en) * | 1992-09-24 | 1995-07-18 | At&T Corp. | System for interconnecting a synchronous path having semaphores and an asynchronous path having message queuing for interprocess communications |
| US5524237A (en) * | 1992-12-08 | 1996-06-04 | Zenith Electronics Corporation | Controlling data transfer between two microprocessors by receiving input signals to cease its data output and detect incoming data for reception and outputting data thereafter |
| US5459840A (en) * | 1993-02-26 | 1995-10-17 | 3Com Corporation | Input/output bus architecture with parallel arbitration |
| DE4326740C1 (de) * | 1993-08-09 | 1994-10-13 | Martin Kopp | Architektur für eine Rechenanlage |
| US6192073B1 (en) * | 1996-08-19 | 2001-02-20 | Samsung Electronics Co., Ltd. | Methods and apparatus for processing video data |
| US7287147B1 (en) * | 2000-12-29 | 2007-10-23 | Mips Technologies, Inc. | Configurable co-processor interface |
| US6754804B1 (en) * | 2000-12-29 | 2004-06-22 | Mips Technologies, Inc. | Coprocessor interface transferring multiple instructions simultaneously along with issue path designation and/or issue order designation for the instructions |
| US7237090B1 (en) | 2000-12-29 | 2007-06-26 | Mips Technologies, Inc. | Configurable out-of-order data transfer in a coprocessor interface |
| US7168066B1 (en) | 2001-04-30 | 2007-01-23 | Mips Technologies, Inc. | Tracing out-of order load data |
| US20040039835A1 (en) * | 2002-08-21 | 2004-02-26 | Intel Corporation | Method and apparatus for transferring general purpose control information between processors |
| US8424012B1 (en) | 2004-11-15 | 2013-04-16 | Nvidia Corporation | Context switching on a video processor having a scalar execution unit and a vector execution unit |
| US20060179273A1 (en) * | 2005-02-09 | 2006-08-10 | Advanced Micro Devices, Inc. | Data processor adapted for efficient digital signal processing and method therefor |
| KR102332523B1 (ko) * | 2014-12-24 | 2021-11-29 | 삼성전자주식회사 | 연산 처리 장치 및 방법 |
| GB2609243B (en) * | 2021-07-26 | 2024-03-06 | Advanced Risc Mach Ltd | A data processing apparatus and method for transmitting triggered instructions between processing elements |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118954A (ja) * | 1987-10-30 | 1989-05-11 | Nec Corp | コプロセッサ |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4346437A (en) * | 1979-08-31 | 1982-08-24 | Bell Telephone Laboratories, Incorporated | Microcomputer using a double opcode instruction |
| US4562533A (en) * | 1981-12-03 | 1985-12-31 | Ncr Corporation | Data communications system to system adapter |
| US4733351A (en) * | 1984-12-31 | 1988-03-22 | Wang Laboratories, Inc. | Terminal protocols |
| JPS6224366A (ja) * | 1985-07-03 | 1987-02-02 | Hitachi Ltd | ベクトル処理装置 |
-
1988
- 1988-07-20 US US07/221,987 patent/US4897779A/en not_active Expired - Lifetime
-
1989
- 1989-07-19 EP EP19890307288 patent/EP0352080A3/en not_active Withdrawn
- 1989-07-19 CA CA000606096A patent/CA1321658C/en not_active Expired - Fee Related
- 1989-07-20 JP JP1188707A patent/JPH0775018B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01118954A (ja) * | 1987-10-30 | 1989-05-11 | Nec Corp | コプロセッサ |
Also Published As
| Publication number | Publication date |
|---|---|
| CA1321658C (en) | 1993-08-24 |
| JPH0775018B2 (ja) | 1995-08-09 |
| EP0352080A2 (en) | 1990-01-24 |
| EP0352080A3 (en) | 1991-06-05 |
| US4897779A (en) | 1990-01-30 |
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