JPS6077246A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS6077246A JPS6077246A JP58184772A JP18477283A JPS6077246A JP S6077246 A JPS6077246 A JP S6077246A JP 58184772 A JP58184772 A JP 58184772A JP 18477283 A JP18477283 A JP 18477283A JP S6077246 A JPS6077246 A JP S6077246A
- Authority
- JP
- Japan
- Prior art keywords
- data
- line
- lsis
- sent
- logic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1608—Error detection by comparing the output signals of redundant hardware
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はデータ処理装置に関し、特にデータ処理用演算
回路を有する大規模集積回路（以下単にＬＳＩと略記す
る）の演算動作の正当性をチェｔりするために同一構成
のＬＳＩを２個用いてこれらＬ Ｓ Ｉの出力を比較す
るようにしたデータ処理装置に関する。
回路を有する大規模集積回路（以下単にＬＳＩと略記す
る）の演算動作の正当性をチェｔりするために同一構成
のＬＳＩを２個用いてこれらＬ Ｓ Ｉの出力を比較す
るようにしたデータ処理装置に関する。
か＼る装置の概略プｐ、りが第１図に示されており、図
において、全く同一の回路構成を有する第１および第２
のＬＳＩ １および２の同一データ出力部からの出力デ
ータが比較回路３において比較されるようにガっている
。第１および第２のＬＳＩＩおよび２のいずれか１方が
誤動作しｆＣ，場合、両ＬＳＩから出力されるデータ演
算結果は不一致となるので、比較回路３においてこの不
一致が検出される。
において、全く同一の回路構成を有する第１および第２
のＬＳＩ １および２の同一データ出力部からの出力デ
ータが比較回路３において比較されるようにガっている
。第１および第２のＬＳＩＩおよび２のいずれか１方が
誤動作しｆＣ，場合、両ＬＳＩから出力されるデータ演
算結果は不一致となるので、比較回路３においてこの不
一致が検出される。
この場合、両データ出力の不一致のみが検出されるにす
ぎず、いずれのＬＳＩが誤動作したのかという情報は何
等出力されず残ることもない。よって、エラーがあった
という確認はできてもエラーを生じたＬＳＩを特定する
ことができないという欠点がある。
ぎず、いずれのＬＳＩが誤動作したのかという情報は何
等出力されず残ることもない。よって、エラーがあった
という確認はできてもエラーを生じたＬＳＩを特定する
ことができないという欠点がある。
本発明の目的は両ＬＳＩの出力データの不一致のときに
誤動作したＬＳＩの特定をも可能としたデータ処理装置
を提供することでちる。
誤動作したＬＳＩの特定をも可能としたデータ処理装置
を提供することでちる。
本発明によるデータ処理装置は、同一回路構成の第１及
び第２のＬＳＩと、これら第１及び第２のＬＳＩの同一
データ出力部からの出力データの不一致を検出する手段
と、この不一致が検出されたときに両ＬＳＩの当該出力
データを夫々保持する手段とを有することを特徴とする
。
び第２のＬＳＩと、これら第１及び第２のＬＳＩの同一
データ出力部からの出力データの不一致を検出する手段
と、この不一致が検出されたときに両ＬＳＩの当該出力
データを夫々保持する手段とを有することを特徴とする
。
以上に、図面を用いて本発明につき説明する。
第２図は本発明の実施例の概略ブロック図であり、同一
回路構成で同一演算機能を有する第１及び第２のＬＳＩ
Ｉ及び２と、この両Ｌ８１１及び２の同一の出力データ
を入力して、両者が一致しているかどうがの比較を行な
う比較回路３とによって構成される。
回路構成で同一演算機能を有する第１及び第２のＬＳＩ
Ｉ及び２と、この両Ｌ８１１及び２の同一の出力データ
を入力して、両者が一致しているかどうがの比較を行な
う比較回路３とによって構成される。
第１のＬＳＩＩの出力データは線１１を介して比較回路
３に送られる。”また、第２のＬＳＩ２の出力データは
ｍ２１を介して比較回路３に送られる。そして、両ＬＳ
Ｉの出力データは比較回路３で一致しているかどうかチ
ェックされる。そして、チェックの結果、一致していれ
ば論理Ｏの信号を線３１に送出する。しかし、もしチェ
ックの結果不一致が検出されると、論理１の信号を線３
１を介して第１のＬＳＩＩと第２のＬＳＩ２に送出する
。論理１の信号を比較回路３から受取ると、第１のＬＳ
ＩＩでは線１１を介して出方しているデータが変化しな
いように保持し、第２のＬＳＩ２では線２１を介して出
力しているデータが変化しないように保持する。その後
、保持されたデータを解析することにより、どちらのＬ
ＳＩで誤りが生じたか判定できる。
３に送られる。”また、第２のＬＳＩ２の出力データは
ｍ２１を介して比較回路３に送られる。そして、両ＬＳ
Ｉの出力データは比較回路３で一致しているかどうかチ
ェックされる。そして、チェックの結果、一致していれ
ば論理Ｏの信号を線３１に送出する。しかし、もしチェ
ックの結果不一致が検出されると、論理１の信号を線３
１を介して第１のＬＳＩＩと第２のＬＳＩ２に送出する
。論理１の信号を比較回路３から受取ると、第１のＬＳ
ＩＩでは線１１を介して出方しているデータが変化しな
いように保持し、第２のＬＳＩ２では線２１を介して出
力しているデータが変化しないように保持する。その後
、保持されたデータを解析することにより、どちらのＬ
ＳＩで誤りが生じたか判定できる。
第３図にＬＳＩ内の回路の部分的なブロック図を示す。
本例は第１のＬ Ｓ Ｉ １を示シフ、演算データを格
納するＡレジスタ４．Ｂレジスタ５．演算回路６．演算
結果を格納するＣレジスタ７、アンドゲート５０〜５２
．ナントゲート５３により構成される。
納するＡレジスタ４．Ｂレジスタ５．演算回路６．演算
結果を格納するＣレジスタ７、アンドゲート５０〜５２
．ナントゲート５３により構成される。
Ａレジスタ４は、アントゲ−）５０がら線１０７を介し
て送られてぐる書込信号が論理１のとき、線１０１を介
；〜で送られてくるデータを格納する。
て送られてぐる書込信号が論理１のとき、線１０１を介
；〜で送られてくるデータを格納する。
Ｂレジスタ５は、アンドゲート５−１から線１０９を介
して送られてぐる書込信号が論理１のとき、線１０２を
介して送られてくるデータを格納する。
して送られてぐる書込信号が論理１のとき、線１０２を
介して送られてくるデータを格納する。
演算器６は、線１０３を介して送られてぐるＡレジスタ
４のデータと線１６４を介して送られてくるＢレジスタ
５のデータとの演算を行なう。０レジスタ７は、線１０
５を介して演算器６から送られてくる演算結果のデータ
を格納し、線１１を介して格納したデータをＬＳＩ外に
出力する。そ【７て、第２のＬＳＩの出力データと一致
しているがどうかチェックされる。もし、不一致である
と、線３１を介して送られてくる不一致を示す信号が論
理１になり、ナントゲート５３に入力されろ。
４のデータと線１６４を介して送られてくるＢレジスタ
５のデータとの演算を行なう。０レジスタ７は、線１０
５を介して演算器６から送られてくる演算結果のデータ
を格納し、線１１を介して格納したデータをＬＳＩ外に
出力する。そ【７て、第２のＬＳＩの出力データと一致
しているがどうかチェックされる。もし、不一致である
と、線３１を介して送られてくる不一致を示す信号が論
理１になり、ナントゲート５３に入力されろ。
線１１２を介し２てナントゲート５３に入力される信号
は、通常論理１であるので、線３１を介して送られてく
る不一致信号が論理１になると、ナントゲート５３から
線１１３を介して出力される書込許可信号は論理Ｏにな
りこれがアンドゲート５０〜５２に入力される。すると
、アンドゲート５０から線１０７を介し７てＡレジスタ
４に送出芒れる書込信号は、線１０６を介してアンドゲ
ート５０に人力される書込指示信号にかかわらず、論理
ＯになりＡレジスタ４への書込は禁止される。また、ア
ンドゲート５１から線１０９を介してＢレジスタ５に送
出される書込信号は線１０８を介してアンドゲート５１
に入力される書込指示信号にががわらず、論理Ｏになり
Ｂレジスタ５への書込は禁止される。また、アンドゲー
ト５２からｉＭ １１１を介してＣレジスタ７に送出さ
れる書込信号は、線１１０を介してアンドゲート５２に
入力される書込指示信号にかかわらず、論理０になり０
レジスタ７への書込は禁止される。
は、通常論理１であるので、線３１を介して送られてく
る不一致信号が論理１になると、ナントゲート５３から
線１１３を介して出力される書込許可信号は論理Ｏにな
りこれがアンドゲート５０〜５２に入力される。すると
、アンドゲート５０から線１０７を介し７てＡレジスタ
４に送出芒れる書込信号は、線１０６を介してアンドゲ
ート５０に人力される書込指示信号にかかわらず、論理
ＯになりＡレジスタ４への書込は禁止される。また、ア
ンドゲート５１から線１０９を介してＢレジスタ５に送
出される書込信号は線１０８を介してアンドゲート５１
に入力される書込指示信号にががわらず、論理Ｏになり
Ｂレジスタ５への書込は禁止される。また、アンドゲー
ト５２からｉＭ １１１を介してＣレジスタ７に送出さ
れる書込信号は、線１１０を介してアンドゲート５２に
入力される書込指示信号にかかわらず、論理０になり０
レジスタ７への書込は禁止される。
その後、Ａレジスタ４．Ｂレジスタ５，０レジスタ７の
各データから演算の正当性をチェックすれば、エラーを
起こしたＬＳＩを特定しかつ切分けることができる。も
し、切分けが終了した後、再び各レジスタにデータの格
納を行なうには、線１１２を介してナントゲート５３に
論理Ｏの信号を与えることにより、ナントゲート５３か
ら線１１３を介してアンドゲート５０〜５２に送出され
る書込許可信号を論理１にして、再び線１０６゜１０８
．１１０を介して送られてくる（／ジスタの書込指示信
号を有効にすればよい。
各データから演算の正当性をチェックすれば、エラーを
起こしたＬＳＩを特定しかつ切分けることができる。も
し、切分けが終了した後、再び各レジスタにデータの格
納を行なうには、線１１２を介してナントゲート５３に
論理Ｏの信号を与えることにより、ナントゲート５３か
ら線１１３を介してアンドゲート５０〜５２に送出され
る書込許可信号を論理１にして、再び線１０６゜１０８
．１１０を介して送られてくる（／ジスタの書込指示信
号を有効にすればよい。
叙上の如く、本発明によれば、同一構成の２つのＬＳＩ
の同一出力部の出力データに不一致が生じたとき、ＬＳ
Ｉ内部のデータを保持するようにしたのＣ１障害のある
ＬＳＩを特定して切分けることができるという効果があ
る。
の同一出力部の出力データに不一致が生じたとき、ＬＳ
Ｉ内部のデータを保持するようにしたのＣ１障害のある
ＬＳＩを特定して切分けることができるという効果があ
る。
第１図は従来の技術を示す概略プロ、り図、第２図は本
発明の実施例の概略ブロック図、第３図は第２図のブロ
ックの１部具体例を示すブロック図である。 主要部分の符号の説明 １．２・・・・・・ＬＳＩ、３・・・・・・比較回路、
３１・・・・・・比較出力信号線、４，５．７・・・・
・・レジスタ。
発明の実施例の概略ブロック図、第３図は第２図のブロ
ックの１部具体例を示すブロック図である。 主要部分の符号の説明 １．２・・・・・・ＬＳＩ、３・・・・・・比較回路、
３１・・・・・・比較出力信号線、４，５．７・・・・
・・レジスタ。
Claims (1)
- 同一回路構成の第１および第２のデータ処理回路と、前
記第１および第２のデータ処理回路の同一データ出力部
からの出力データの不一致を検出する手段と、前記不一
致が検出され友ときに前記第１及び第２のデータ処理回
路の前記出力データを夫々保持する手段とを有すること
を特徴とするデータ処理装置０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184772A JPS6077246A (ja) | 1983-10-03 | 1983-10-03 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58184772A JPS6077246A (ja) | 1983-10-03 | 1983-10-03 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077246A true JPS6077246A (ja) | 1985-05-01 |
Family
ID=16159041
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58184772A Pending JPS6077246A (ja) | 1983-10-03 | 1983-10-03 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6077246A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292768A (ja) * | 1985-06-20 | 1986-12-23 | Nippon Signal Co Ltd:The | バス同期多重系コンピユ−タ．システム |
-
1983
- 1983-10-03 JP JP58184772A patent/JPS6077246A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61292768A (ja) * | 1985-06-20 | 1986-12-23 | Nippon Signal Co Ltd:The | バス同期多重系コンピユ−タ．システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6077246A (ja) | デ−タ処理装置 | |
| JPH10105426A (ja) | 半導体集積回路 | |
| JP2001021618A (ja) | 故障伝搬経路推定方法、故障伝搬経路推定装置及び記録媒体 | |
| JPH05165734A (ja) | 主記憶装置の固定障害診断装置 | |
| JP3173648B2 (ja) | 故障検出方式 | |
| JP4518790B2 (ja) | 半導体装置及びその制御方法 | |
| JPH02123431A (ja) | 情報処理装置 | |
| JPH0469741A (ja) | シフトパスエラー検出方式 | |
| JPS63753A (ja) | メモリエラ−訂正・検出回路の試験方式 | |
| JPH08328602A (ja) | 二重系切替方式 | |
| JPH0334708B2 (ja) | ||
| JPH01193942A (ja) | 信号処理回路の自己診断方式 | |
| JPH09127203A (ja) | 論理集積回路の故障テスト方法及び論理集積回路 | |
| JPS5816487B2 (ja) | コンピユ−タシステムにおける多重選択検出装置 | |
| JPH05334116A (ja) | デバッグ制御方式 | |
| JPH03113644A (ja) | 多数決誤り検出回路 | |
| JPH03233639A (ja) | マイクロプログラム制御装置 | |
| JPH0268633A (ja) | マイクロプログラムのチェック回路 | |
| JPS636886B2 (ja) | ||
| JPH04220729A (ja) | 情報処理装置 | |
| JPH04344940A (ja) | 多数決誤り検出回路 | |
| JPH02118475A (ja) | 論理集積回路 | |
| JPH08153013A (ja) | 誤り検出回路 | |
| JPS61245069A (ja) | 診断回路 | |
| JPH04344938A (ja) | 割込発生回路 |