JPH03113644A - 多数決誤り検出回路 - Google Patents
多数決誤り検出回路Info
- Publication number
- JPH03113644A JPH03113644A JP1253380A JP25338089A JPH03113644A JP H03113644 A JPH03113644 A JP H03113644A JP 1253380 A JP1253380 A JP 1253380A JP 25338089 A JP25338089 A JP 25338089A JP H03113644 A JPH03113644 A JP H03113644A
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- Japan
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- error
- signal
- coincidence
- circuit
- logic
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Links
- 238000001514 detection method Methods 0.000 title claims abstract description 26
- 238000010586 diagram Methods 0.000 description 2
- 230000010365 information processing Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は多数決誤り検出回路に関し、特に情報処理装置
における多数決決定回路の多数決判定結果の誤りを検出
する多数決誤り検出回路に関するものである。
における多数決決定回路の多数決判定結果の誤りを検出
する多数決誤り検出回路に関するものである。
従来技術
一般に多数決回路は、例えば三重化した論理回路から出
力される３本の論理信号の多数決論理を取るようになっ
ている。この方式では、２本の論理信号にエラーが発生
した場合には、多数決判定結果が正常な結果かどうかを
判断することは不可能である。
力される３本の論理信号の多数決論理を取るようになっ
ている。この方式では、２本の論理信号にエラーが発生
した場合には、多数決判定結果が正常な結果かどうかを
判断することは不可能である。
発明の目的
そこで、本発明はこの様な従来のものの欠点を解決すべ
くなされたしのであり、その目的とするところは、３本
の論理信号のうちの２本の論理信号にエラーが発生した
場合にそのときの多数決判定結果の正常性を維持可能と
した多数決誤り検出回路を提供することにある。
くなされたしのであり、その目的とするところは、３本
の論理信号のうちの２本の論理信号にエラーが発生した
場合にそのときの多数決判定結果の正常性を維持可能と
した多数決誤り検出回路を提供することにある。
発明の構成
本発明によれば、３本の論理信号の多数決を取りその多
数決結果を出力する多数決回路の誤り検出回路であって
、前記論理信号のエラーを険出してそのエラー発生した
論理信号を特定する特定情報を発生するエラー検出手段
と、前記論理信号のうち２本ずつを抽出して得られる組
合せの全てに対応して設けられ対応する２木の論理信号
の一致を夫々検出する一致検出手段と、前記エラー検出
手段からの前記特定情報に応じて前記一致検出手段の出
力を択一的に導出する選択手段とを含み、この選択出力
により前記多数決結果のａ効無効を判断可能としたこと
を特徴とする多数決誤り検出回路が得られる。
数決結果を出力する多数決回路の誤り検出回路であって
、前記論理信号のエラーを険出してそのエラー発生した
論理信号を特定する特定情報を発生するエラー検出手段
と、前記論理信号のうち２本ずつを抽出して得られる組
合せの全てに対応して設けられ対応する２木の論理信号
の一致を夫々検出する一致検出手段と、前記エラー検出
手段からの前記特定情報に応じて前記一致検出手段の出
力を択一的に導出する選択手段とを含み、この選択出力
により前記多数決結果のａ効無効を判断可能としたこと
を特徴とする多数決誤り検出回路が得られる。
実施例
以下、本発明の実施例を図面を参照して詳細に説明する
。
。
第１図は本発明の実施例のブロック図である。
本発明の実施例は、３重化された論理信号１０〜１２の
多数決を取る多数決論理回路１と、各論理信号１０〜１
２のエラーチエツクを行って最初にエラーが発生した論
理信号を特定するエラーチエツク回路２と、このエラー
特定結果１４を記憶するエラー記憶回路３と、論理信号
１１−と１２との一致検出をなす一致検出回路４と、論
理信号１２と１０との一致検出をなす一致検出回路５と
、論理信号１０と１１との一致検出をなす一致検出回路
６と、これ等一致検出結果１５〜１７のうちの１つをエ
ラー記憶回路３の記憶内容］８に応じて選択する選択回
路７とを含んで構成されている。
多数決を取る多数決論理回路１と、各論理信号１０〜１
２のエラーチエツクを行って最初にエラーが発生した論
理信号を特定するエラーチエツク回路２と、このエラー
特定結果１４を記憶するエラー記憶回路３と、論理信号
１１−と１２との一致検出をなす一致検出回路４と、論
理信号１２と１０との一致検出をなす一致検出回路５と
、論理信号１０と１１との一致検出をなす一致検出回路
６と、これ等一致検出結果１５〜１７のうちの１つをエ
ラー記憶回路３の記憶内容］８に応じて選択する選択回
路７とを含んで構成されている。
多数決論理回路１は人力された３本の論理信号１０〜１
２の多数決を取り、その多数決結果の論理信号］３を出
力する。エラーチエツク回路２は最初にエラーが発生し
た論理信号を検出するものであり、最初に論理信号１０
にエラーが発生すると、エラー表示信号］−４を“１０
０“とじ、最初に論理信号１１にエラーか発生すると、
エラー表示信号１４を“０１０”とし、また最初に論理
信号］２にエラーが発生すると、エラー表示信号１４を
“００１“とする。
２の多数決を取り、その多数決結果の論理信号］３を出
力する。エラーチエツク回路２は最初にエラーが発生し
た論理信号を検出するものであり、最初に論理信号１０
にエラーが発生すると、エラー表示信号］−４を“１０
０“とじ、最初に論理信号１１にエラーか発生すると、
エラー表示信号１４を“０１０”とし、また最初に論理
信号］２にエラーが発生すると、エラー表示信号１４を
“００１“とする。
エラー記憶回路３は、このエラー表示信号１４すなわち
最初にエラーが発生した論理信号を特定表示する３ビツ
トのエラー特定情報を格納して以降それを保持する。
最初にエラーが発生した論理信号を特定表示する３ビツ
トのエラー特定情報を格納して以降それを保持する。
選択回路７はエラー特定情報１８が“ＩＯＱ”のときに
一致検出回路４の一致出力１５を選択し、エラー特定情
報１−８か“０１０”とのときに一致検出回路５の一致
出力１６を選択し、またエラー特定情報］８か００１“
のときに一致検出回路６の一致出力１５を選択する。こ
の選択出力１つが多数決論理回路１の多数決結果］３の
有効／無効を示す信号となる。
一致検出回路４の一致出力１５を選択し、エラー特定情
報１−８か“０１０”とのときに一致検出回路５の一致
出力１６を選択し、またエラー特定情報］８か００１“
のときに一致検出回路６の一致出力１５を選択する。こ
の選択出力１つが多数決論理回路１の多数決結果］３の
有効／無効を示す信号となる。
最初に論理信号１０に誤りが発生すると、エラーチエツ
ク回路２から出力されるエラー表示信号１４が“１００
”になり、最初に論理信号１０に誤りか発生したことが
示される。そして、このエラー表示信号１４がエラー記
ｔＱ回路３に記ｊＦＪされる。
ク回路２から出力されるエラー表示信号１４が“１００
”になり、最初に論理信号１０に誤りか発生したことが
示される。そして、このエラー表示信号１４がエラー記
ｔＱ回路３に記ｊＦＪされる。
エラー特定情報１８か“１００”になると、選択回路７
ては、一致信号１５か選択され、Ｇ効／無効信号１９と
して出力される。
ては、一致信号１５か選択され、Ｇ効／無効信号１９と
して出力される。
一致検出手段４ては、論理信号］、１．１２の致がチエ
ツクされ、一致信号１５か選択回路７へ出力される。こ
こで、論理信号１１．１２のいずれかに誤りが発生する
と、一致信号１５か“０“になる。よって、有効／無効
信号１つが“Ｏ”となり、多数決結果１３に誤りが険出
されて無効であることか示される。
ツクされ、一致信号１５か選択回路７へ出力される。こ
こで、論理信号１１．１２のいずれかに誤りが発生する
と、一致信号１５か“０“になる。よって、有効／無効
信号１つが“Ｏ”となり、多数決結果１３に誤りが険出
されて無効であることか示される。
最初に論理信号１］に誤りが発生ずると、エラーチエツ
ク回路２から出力されるエラー表示信号１４か０１０”
になり、論理信号１１に誤りか発生したことが示される
。そして、エラー表示信号１４かエラー記憶回路３に記
憶される。エラー特定情報１８が“０１０′になると、
選択回路７ては、一致信号１６が選択され、有効／無効
信号１つとして出力される。
ク回路２から出力されるエラー表示信号１４か０１０”
になり、論理信号１１に誤りか発生したことが示される
。そして、エラー表示信号１４かエラー記憶回路３に記
憶される。エラー特定情報１８が“０１０′になると、
選択回路７ては、一致信号１６が選択され、有効／無効
信号１つとして出力される。
一致検出回路５ては、論理信号１０，１．２の一致かチ
エツクされ、一致信号］６が選択回路７へ出力される。
エツクされ、一致信号］６が選択回路７へ出力される。
ここで、論理信号１０．１２のいずれかに誤りか発生す
ると、一致信号１６か“０”になる。この時、有効／無
効信号］９が“０”となり、多数決結果１３に誤りか険
出されて無効であることが示される。
ると、一致信号１６か“０”になる。この時、有効／無
効信号］９が“０”となり、多数決結果１３に誤りか険
出されて無効であることが示される。
また、論理信号１２に最初に誤りが発生ずると、エラー
チエツク回路２から出力されるエラー表示信号１４が“
００■”になり、論理信号１２に誤りが発生したことが
示される。そして、エラー表示信号１４がエラー記憶回
路３に記憶される。エラー特定情報１８か“００１”に
なると、選択回路７では、一致信号１７が選択され、有
効／無効信号１９として出力される。
チエツク回路２から出力されるエラー表示信号１４が“
００■”になり、論理信号１２に誤りが発生したことが
示される。そして、エラー表示信号１４がエラー記憶回
路３に記憶される。エラー特定情報１８か“００１”に
なると、選択回路７では、一致信号１７が選択され、有
効／無効信号１９として出力される。
一致検出回路６では、論理信号１０．１１の一致がチエ
ツクされ、一致信号１７が選択回路７へ出力される。こ
こで、論理信号１０．１１のいずれかに誤りが発生する
と、一致信号１７が“Ｏ“になる。この時、有効／無効
信号１９が“０”となり、多数決結果１３に誤りが検出
されて無効であることが示される。
ツクされ、一致信号１７が選択回路７へ出力される。こ
こで、論理信号１０．１１のいずれかに誤りが発生する
と、一致信号１７が“Ｏ“になる。この時、有効／無効
信号１９が“０”となり、多数決結果１３に誤りが検出
されて無効であることが示される。
発明の効果
以上述べた如く、本発明によれば、最初にエラーが発生
した論理信号を示すエラー情報に応して、二の最初にエ
ラーが生じた論理信号を除いた残余の論理信号の組合せ
の一致をチエツクすることにより、３本のうち２本の論
理信号にエラー発生があったときでも、多数決結果の誤
りを検出できるという効果がある。
した論理信号を示すエラー情報に応して、二の最初にエ
ラーが生じた論理信号を除いた残余の論理信号の組合せ
の一致をチエツクすることにより、３本のうち２本の論
理信号にエラー発生があったときでも、多数決結果の誤
りを検出できるという効果がある。
図は本発明の実施例のブロック図である。
主要部分の符号の説明
１・・・・・・多数決論理回路
２・・・・・・エラーチエツク回路
４〜６・・・・・・一致検出回路
７・・・・・・選択回路
Claims (1)
- （１）３本の論理信号の多数決を取りその多数決結果を
出力する多数決回路の誤り検出回路であって、前記論理
信号のエラーを検出してそのエラー発生した論理信号を
特定する特定情報を発生するエラー検出手段と、前記論
理信号のうち２本ずつを抽出して得られる組合せの全て
に対応して設けられ対応する２本の論理信号の一致を夫
々検出する一致検出手段と、前記エラー検出手段からの
前記特定情報に応じて前記一致検出手段の出力を択一的
に導出する選択手段とを含み、この選択出力により前記
多数決結果の有効無効を判断可能としたことを特徴とす
る多数決誤り検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253380A JPH03113644A (ja) | 1989-09-28 | 1989-09-28 | 多数決誤り検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1253380A JPH03113644A (ja) | 1989-09-28 | 1989-09-28 | 多数決誤り検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03113644A true JPH03113644A (ja) | 1991-05-15 |
Family
ID=17250558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1253380A Pending JPH03113644A (ja) | 1989-09-28 | 1989-09-28 | 多数決誤り検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03113644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002041152A1 (fr) * | 2000-11-16 | 2002-05-23 | Niigata Seimitsu Co., Ltd. | Système de mémoire |
-
1989
- 1989-09-28 JP JP1253380A patent/JPH03113644A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002041152A1 (fr) * | 2000-11-16 | 2002-05-23 | Niigata Seimitsu Co., Ltd. | Système de mémoire |
| US7055072B2 (en) | 2000-11-16 | 2006-05-30 | Niigata Seimitsu Co., Ltd. | Memory system |
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