JPS63148802A

JPS63148802A - 自動列車制御装置用受信器

Info

Publication number: JPS63148802A
Application number: JP62292102A
Authority: JP
Inventors: Masahiro Ueno; 雅弘上野; Fusashi Tashiro; 維史田代; Eiichi Toyoda; 瑛一豊田
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-10-03
Filing date: 1987-11-20
Publication date: 1988-06-21
Also published as: KR830007339A; US4618930A; BR8106342A; JPS5762702A; KR890000031B1; JPH0446044B2; FR2491419B1; FR2491419A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、自動列車制御装置（以下ＡＴＣ装置に応じて
変化する所定の制限速度内に列車の走行速度を抑えるも
ので、その性質上、高度のフェイルセーフ性が要求され
る。

従来のＡＴＣ装置は、軌道側から送信される周波数変調
されたＡＴＣ信号を受信し、この信号の表わすＡＴＣ制
限速度を判別する受信部と、この制限速度と速度発電機
と検出された車速とを比較し、車速が制限速度を越えた
ときＡＴＣブレーキ指令を発する速度照査部とから構成
されている。

受信部のフェイルセーフ性は、周波数変調されたＡＴＣ
信号を復調して搬送周波数を除去し１周波数識別機能に
より、制限速度を判別する。この周波数識別機能に異常
を生じさせないために、３組の受信器で受信してそれら
の多数決（２ｏｕｔ　ｏｆ３）を取る。また、周波数の
識別結果においては、それより下位の出力がすべて生じ
たことを条件にその制限速度であることを出力している
。例えば、３０ｋｍ／ｈ、４５ｋｍ／ｈの出力が共に生
じたとき制限速度を４５ｋｍ／ｈとし、３０１ｏｎ／ｈ
、４５ｋｍ／ｈおよび６０ｋｍ／ｈの出力が生じたとき
のみ制限速度を６０ｋｍ／ｈと判断するのである。更に
、アナログ回路で構成されるため、その構成部品１ケ１
ケについてどれが壊れても、必ず制限速度が低位側とな
ることを確認することによって、受信部のフェイルセー
フを図っている。

なお、速度照査部のフェイルセーフ性は、単に故障検知
機能を付加するのみでなく、この故障検知機能の健全性
をもチェックできる構成とすることにより確保されてき
た。

このように高度のフェイルセーフ性が実現されてはいる
が、しかしそこには限界があり、いかなる場合において
もフェイルセーフであるとは断言できない。それはフェ
イルセーフを実現するに当って予め部品の故障モードを
仮定していること、及び同時故障発生個所は１個所であ
ると仮定していることである。例えばディジタルＩＣに
おける故障は、入出力端子がｉｔ　ＯｌｊあるいはＩＩ
　Ｉ　ＩＩに固定する縮退故障が仮定されており、ＩＣ
の出力レベルがｔｔ　Ｏｎまたはｉｔ　１１ｊに時によ
り変化する不確定故障、あるいはＩＣパッケージ内部に
故障が発生し、機能が変化するような故障は考慮されて
いない。また外来サージ電圧等による複数個の部品の故
障、あるいは異物混入による線間短絡等も考慮されてい
ない。通常このような故障は起り得ない。またはほとん
ど起り得ないもので・あるが、しかし一方大事故もまた
、起り得ないと考えられている事態が発生した時、ある
いは故障が偶然型なった時に発生するものであることも
よく知られＡＴＣ信号の周波数を識別することであり、
信号周波数が予め定められていることから、これはいく
つかの基準周波数信号との周波数比較により達成できる
。一方、照査部の機能は、周波数比較そのものである。

このように同様の機能であるにもかかわらず、従来は夫
々独立の装置として、ハードウェアはもとより、電源、
きよう体等すべて別個に設けられ、このため部品数、大
きさ９重量。

消費電力等が増大し、この結果最も重要な装置の信頼性
をも悪化させる結果を生じていた。

本発明の目的は、信頼性及びフェイルセーフ性出し専用
メモリ）と、周波数信号入力回路、前記ＲＯＭから読出
したパラメータと前記周波数信号入力回路から入力され
た周波数信号との信号モードを一致させた上で両者を比
較する比較回路およびこの比較回路による比較結果を論
理的に編集する出力論理回路を含む論理演算部を構成す
る大規模集積回路（以下ＬＳＩと称す）とを中心にＡＴ
Ｃる。第１図は本発明の一実施例を示すＡＴＣ装置１０
０の構成図である。第１図において、１は受電器、２は
ＡＴＣ信号復調回路、３は速度発電機。

４は波形整形回路、５は論理演算を行なう演算部ＬＳＩ
、６はパラメータ設定用ＲＯＭ、７は出力増巾回路であ
る。受電器１で軌道回路から受電したＡＴＣ信号は、復
調回路２において復調され、制限速度を識別するための
周波数信号として演算部ＬＳＩ５に入力される。一方、
速度発電機３がらの速度信号は、波形整形回路４で波形
整形及びレベル変換され、速度パルスとして同様に演算
部ＬＳＩ５に入力される。演算部ＬＳＩ５では、まずＡ
ＴＣ信号をＲＯＭ６内のパラメータと逐次比較し、複数
の制限速度のいずれが指定されているかを判定した後、
この指定制限速度に比例した基傅パターンをＲＯＭ６内
のもうひとつのパラメータを用いて発生し、この基準パ
ターンと速度パルスを比較して、車速が制限速度を越え
ているか否かを判定し、その結果に応じて出力増巾回路
７を介してブレーキ信号を出力する。

ここで、当実施例の理解を助けるために、原理説明を行
っておく。

ＡＴＣ装置に入力される地上からの速度上限指令や車速
を検出する速度発電機出力はいずれも周波数信号である
。

これらを弁別する為に比較用の周波数信号、即ち比較用
パターンを作成する必要があるが例えばメモリ部に直接
パターンを記録してこｔシを順次出力するという方法は
実際に入手可能なメモリ装置ではメモリ容量の点で不可
能である。

そこで、メモリ部には該当周波数を数値化して記録して
おき、この数値を変換部で周波数信号に変換し、その後
比較部で信号や速度の周波数信号と比較する。

第２図において、１ビツト全加算器９０２は各各１ビッ
トのデータであるＡ、Ｂ、Ｃ入力に対して、Ａ＋Ｂ＋Ｃの２進演算を実行する。その結果は最大２桁の２進数と
なるが、その下位ビットをΣ、上位ピッドをキャリー信
号としてＣｒから出力する。

この真理値表を第３図に示す。

今、説明の簡単の為メモリ部のデータ長及びシフトレジ
スタ長を４ビツトとし、仮に最上位ビット（ＭＳＢ）か
ら順に、（００１１）２．但し、（ａ　）、は、ａがｎ
進数であることを表わすものとするにのデータがクロック信号９０５により最下位ビット（Ｌ
ＳＢ）から順に全加算器に与えられる。

ここでシフトレジスタ９０３の初期の内容が、であった
とすると、データがＬＳＢからＭＳＢまで４ビツトの４
回入力された結果、シフトレジスタ９０３の内容は第１
回目の加算で（００００）Ｚ　＋　　（００１１）２　＝　　（００
１１）２に増加し第２図の状態となる。

更にクロック信号を加えると、（００１１）２　＋　（００１１）２　＝　’（００１
１）２（０１１０）２　＋　（００１１）２　＝　（１
００１）２の様に順次増加していく。各ビットの桁上り
分はキャリー保持回路９０４で一時的に保持され、次の
上位ビットの加算時にクロック信号９０５で位相を合せ
て出力する。

シフトレジスタ９０３の内容が更に増えて（１１１１）
２となり第６回目加算で（１１１１）！　＋　（００１１）＝　（１００１０）
２になるとＭＳＢの演算時に下から５ビツト目に「１」
が生じたことを示すキャリー信号が初めて生ずる。ここ
でクロック信号を分周回路９０９で４分の１に分周して
選択信号９０７を作り、選択回路９０６で、タロツク信
号の４回のうち１回到来するＭＳＢ演算時のキャリー信
号のみを取り出す様にしておけば出力信号９０８は最初
のクロックから２４クロツク目に初めて「１」になる。

又、シフトレジスタ９０３は（００１０）２となり次の
加算に備える。

以上の動作で明らかな様に、メモリ部のデータ値を大き
くすればＭＳＢのキャリー発生頻度、即ち出力信号９０
８の周波数が上り、小さくすれば下るという関係が得ら
れ、メモリ９０１に記憶されたパラメータデータ値に応
じて比較パターンの周波数を切換ることか可能になる。

ＡＴＣの機能を得るには上で述べた原理により、多数の
周波数信号を次々に作り出し入力信号との比較を行なう
必要がある。

ところが実際に用いられているＡＴＣ信号（速度上限指
令）の周波数は１０〜１００　Ｈｚ程度であり、仮に１
０Ｈｚを比較パターン９Ｈｚと比較すると、その判定結
果が出るまでに１秒以上を要する為、メモリ部のデータ
を変換して入力と比較しその結果を得て次のデータを出
す、という手順では全判定結果が出るまでに数秒以上か
かり、最悪の場合、列車が速度上限を越えた地点から数
百ｍも減速しないで通過し危険である。（通常、ＡＴＣ
信号段数は４〜１０あるので順次比較方式ではこの位時
間がかかる。）この様なことを防止し、全比較結果を速かに得るには全
信号を並列的且連続的に照査する必要がある。

しかじ並換部を多数設置して、全てのＡＴＣ信号比較周
波数を同時に発生させる方式では回路規模が大きくなり
、また個別の変換部の故障発見が困難になる為、ＡＴＣ
において最も重要な故障時のフェイルセーフ性を得るこ
とができない。

上述の様にＡＴＣでは、ＡＴＣ信号周波数判定の速溶性
と故障発見の機能が必要であり、これらを満足する方法
の一つにリング演算方式がある。

リング演算方式の概念を第４図にて説明する。

ここで第２図で述べた、単一の比較パターンを発生する
手順を、演算ステージと呼ぶことにする。

一つの演算ステージは第２図の場合、４ビツトで構成さ
れている。

リング演算とは各種の比較パターンを発生する複数個の
演算ステージを第４図の如くリング状に並べたことから
つけられた名称でクロック信号に同期して演算ステージ
環を１ビツトずつ回転させながら変換器９１０で入力デ
ータ列と加算を行なって各演算ステージのＭＳＢの加算
の桁上げの有無を出力信号９０８として順次取り出す方
式である。

具体的回路構成は第５図に示す如く第２図においてシフ
トレジスタ９０３の長さが、全演算ステージを直列にし
たビット数のもので、メモリ部９０１にデータ列も演算
ステージの回転類に対応した配列とする。

メモリ部９０１のアドレス信号もリングの回転に同期し
て巡回的に与える。

演算ステージ番号を順にＩＯ，Ｉｆ、Ｉ２．・・・Ｉｋ
・・・工。、全演算ステージの一順する時間を演算周期
Ｔとして、出力信号９０８の様子を第６図に示す。第２
図の場合、出力信号９０８は１演算周期に単一の比較パ
ターンであったがリング演算の場合、各演算ステージの
比較パターンが１演算周期中に並ぶため第６図下部に示
す様な波形となる。

しかし、演算ステージ別に見ると図に示す如く、各演算
ステージに必要な比較パターン周波数を有するパルス列
が発生されている。

従って後段の比較部においては出力信号８を演算ステー
ジ毎に分離して入力周波数信号と比較すればよい。

この様に単一の変換部により全ての演算を行なう構成で
は１回路の任意の部分が故障しても、直ちに全演算結果
に演舌が及ぶので本質的に故障検出が容易である。

しかし、故障検出回路を演算データの流れから独立させ
ると、それ自体の故障は検出できず、フェイルセーフ性
が得られない。

この問題の解決手段として次の方法がある。

即ち、リング状に並んだ演算ステージの一つを故障検出
演算を用いて、この演算ステージで発生するパターンが
正常時と故障時で異なる様にする。

正常時のパターンが特定の交番信号、故障時は直流信号
としておき、このパターン信号を増幅しトランス結合を
介して電磁リレーを駆動しておけば故障表示を確実に行
なうことができる。

更にこのパターン生成に回路の全ての部分が寄与する如
く構成すれば、任意の一部分が故障しても必ず故障表示
が行なわれフェイルセーフ性を得ることができる。

以上が、これから説明する本発明の一実施例の動作原理
である。後述する周波数信号発生回路５０７および周波
数比較回路５１３は、第５図に示したような構成で、−
挙に構成できる。もちろん、その両者に夫々この構成を
用いることも、その片方のみにこの構成を用い他方の他
の形式の回路構成で実現することができることは１゛う
までもない。

第７図は第１図の演算部ＬＳＩ５及びＲＯＭ　６の構成
の１実施例を示す図、第８図はＲＯＭ６のデータ構成の
１実施例を示す図である。第７図（Ａ）において、６は
パラメータ設定用ＲＯＭ、５０１はクロック発生回路、
５０２はＲＯＭ６のアドレス発生回路、５０３は演算部
ＬＳＩ５内各部の動作タイミングを制御するタイミング
制御回路、５０４および５０５はＲＯＭ６から入力され
たパラメータを遅延させるための第１及び第２の入力デ
ータバッファ回路、５０６はＲＯＭ６から入力されたデ
ータを選択的に周波数パターン発生回路５０７に入力す
るためのゲート回路、５０７はＲＯＭ６から読出された
パラメータを周波数信号に変換する周波数信号発生回路
、５０８は前記周波数信号発生回路に入力されるパラメ
ータをパリティチェックするパリティチェック回路、５
０９および５１０は速度パルスを内部回路に同期させて
取込む第１及び第２の速度信号同期回路、５１１は同様
にＡＴＣ信号を同期化するＡＴＣ信号同期回路、５１２
は信号入力を選択的に比較回路５１３へ入力するための
信号入力制御回路、５１３は周波数を比較する周波数比
較回路、５１４は前記周波数比較回路５１３の比較結果
を論理的に編集して出力する出力論理回路、５１５は周
波数信号発生回路５０７の出力を外部に取出す周波数信
号出力回路、５１６〜５１９はＲＯＭ６のパラメータを
演算部ＬＳＩ５に入力するためのＲＯＭパラメータ入力
ボート、５２０はＲＯＭパラメータ入力ポート５１８か
ら入力されるＲ　ＯＭパラメータをサイクリック符号チ
ェック（以下ＣＲＣチェック、このためにデータに付加
される符号をＣＲＣコードと称す）を行なうためのＣＲ
Ｃチェック回路、５２１は第１及び第２の入力データバ
ソファ回路の動作タイミングを制御するクロック制御回
路である。

なお、８はクロック発生回路５０１のクロック周波数を
規制する水晶振動子である。同図（Ｂ）はＲＯＭ６と演
算部ＬＳＩ５の間の接続を詳細に示したもので、ＲＯＭ
データ入力ボート５１７へは、車輪径設定用のロータリ
ースイッチ９を介して、Ｄ　ｏ　”　Ｄ　７のうち任意
のビットのＲＯＭデータが入力される。ＲＯＭ６に記憶
したパラメータの構成を第８図に示す。工０〜１１３は
演算ステージに対応するＲ　ＯＭアドレスで、ＲＯＭパ
ラメータはビットシリアルに取出すようにアドレス方向
に配列しである。　ＲＳ　Ｄｏ”ＲＳ　ＤｏはＡＴＣ信
号を識別するためのＡＴＣ信号パターン、ＶＰＤｏ〜Ｖ
ＰＤθは各ＡＴＣ信号に対応する制限速度を与えるため
の速度パターン、Ｒ５Ｃｏ＝Ｒ８Ｃｓは特定の値に対し
てＡＴＣ信号パターンの補数となるパターン、５ＫＰ、
ＴＧＦはそれぞれ５１ｏｎ／ｈ、及び断線検知パターン
である。Ｗ　Ｄ　Ｃ１〜Ｗ　Ｄ　Ｃｓは車輪径補正用パ
ラメータ、ＣＲＣはＣＲＣチェックコード、ＦＤＤは故
障検知パターンである。

各演算ステージＩｎ〜１１５は、１６ビツトｂｏ〜ｂ１
５からなり、記憶すべき信号のパラメータが２進数で格
納されている。これらは下位ビットｂ。

から、ｂｔ、　ｂｚ・・・ｂｔｓの順にビットシリアル
に読出され、かつＩＯ，Ｉｔ、　　ｒｚ・・・１１５の
演算ステージの順に読出され、これを高速で繰返す。こ
れらは、第７図（Ｂ）に示したように、並列ビットＤＯ
”Ｄ７のうち、ビットＤｏのデータ　（パラメータ）は
入力ポート５１６から、またビットＤ１のデータは入力
ポート５１８から、更にＤ２のデータは入力ポート５１
９から夫々演算部ＬＳＩ５へ入力される。なお、車輪径
補正の演算ステージ１１４においては、ロータリースイ
ッチ９の設定位置に応じたビットＤ　ｏ　”　Ｄ　７の
うちのひとつのデータＷＤＣ１が入力される。第７図（
Ｂ）においては、Ｄ１ビットに設定された状態を示して
いるので、演算ステージ１１４においては、第８図（Ａ
）における車輪径補正パラメータＷ　Ｄ　Ｃｚが入力さ
れることになる。

第８図（Ｂ）は、メモリ６の全体を表わしており、後述
する信号ＦＢに対応する領域には第８図（Ａ）のデータ
がそのまま格納されており、信号ＦＢに対応する領域に
は故障検知パターンＦＤＤとＣＲＣチェックコードＣＲ
Ｃに、わざと故障と判断させるデータを記憶させ、その
他は信号ＦＢに対応する領域と全く同一のデータを記憶
させることができる。なお、実際には、ＡＴＣ信号パタ
ーンＲ８Ｄｏ〜Ｒ８ＤｅをＦＢとＦＢとで異ならせ、他
の細工を施すために、このような表裏のＲＯＭパラメー
タ構成を採ったものであるが、詳細は省略する。

以上の構成における動作を次に説明する。第９図は第７
図の回路の動作を示すタイムチャートである。Ｉｏ〜１
１５は周波数パターン発生回路５０７゜比較回路５１３
を時分割する１６の演算ステージを示す。各演算ステー
ジの機能は、同図（Ｓ）に示すようにＩｏ〜工９の１０
ステージをＡＴＣ信号の識別に割当て、以下工１ｏ〜Ｉ
ｔｓまでは各１ステージごとに速度発電機断線検知（Ｔ
ＦＳ）　、５ｋｍ／ｈ検知（５ＫＳ）、制限速度に対す
る速度照査（ＶＤＳ）　、ＡＴＣ信号が正しく識別され
たか否かをチェックするチェック信号（ＲＣ８）、車輪
径補正（ＷＣＳ）、故障診断（ＦＤＳ）の機能を持つ。

第８図に示すＲＯＭ内のデータの内、周波数信号発生回
路５０７において有効となる（実際に周波数信号発生回
路５０７に入力される）データを同図（ｃｌ）に示す。

添字ｉがつく３種のデータは、各データ群の内の１デー
タを示す。これらのパラメータにより周波数信号発生回
路５０７で基準パターンが発生される（後述）。比較回
路５１３において前記基準パターンと比較する周波数信
号は、ＡＴＣ信号ｆａ、速度信号ｆｖｙ故障検知信号ｆ
ｃの３種があり、各信号が比較回路５１３に入力される
タイミングを同図（ａ）、（ｖ）。

（Ｑ）に示す。周波数信号発生回路５０７の出力は、後
述する通り、１演算ステージ遅れるため、これらの周波
数信号ｆａ、ｆｖ、ｆｃの比較回路５１３への入力も、
周波数信号発生回路５０７の演算ステージとは１ステー
ジずらせである。（ｂ）は比較回路５１３の比較結果を
示す比較信号ＦＢである（後述）。但し、第９図では基
準パターンの周波数が大きい場合をｉｔ　１　ｐｐとし
ている。（ｐ）。

（ｒ）は第７図の第１．第２人力データバッファ５０４
．５０５内のデータを示す。

第８図におけるＤｏビットのデータはビットシリアルに
第７図のＲＯＭデータ入力ポート５１６に入力され、遅
延なくゲート回路５０６に達する。

第８図におけるＤＩ、Ｄ２ビットのデータは、ＲＯＭデ
ータ入力ボート５１．８，５１９から入力され、第１．
第２人力データバッファ回路５０４，５０５で遅延され
る。演算ステージＩｏ〜工９ではＡＴＣ信号パターンＲ
３Ｄｎ〜Ｒ３Ｄｅが順次周波数信号発生回路５０７に入
り、周波数信号に変換される一方、ＡＴＣ信号同期回路
５１１からＡＴＣ信号が入力され、両者は比較回路５１
３で比較される。

ＡＴＣ信号周波数に対し、ＡＴＣ信号パターンの周波数
が大から小に変る演算ステージ（ＡＴＣ信号は、高い周
波数から順次比較していくものとする）で、比較回路５
１３の出力信号ＦＢは、工１〜ＩＩＯステージのうちの
どこかで反転する。

第９図ではＩδ演算ステージで反転した場合を示す。こ
の比較信号ＦＢにより、入力ポート５１８゜５１９から
第１および第２人力データバッファ回路５０４，５０５
へのデータ入力を禁止し、この時、これらの入力データ
バッファ回路５０４゜５０５内にあるデータ、第９図の
場合にはそれぞれＶＰＤ４．Ｒ５Ｃ４を一旦ラッチする
。この結果にもとづき演算ステージＩｚｏ〜Ｉ１３では
、周波数信号発生回路５０７において、速度信号ｆｖと
比較するための基準パターンを発生する。第１０図に速
度信号ｆｖとこれらの基帛パターンｆ、１０〜ｆ、１３
の関係を示す。速度信号ｆｖは、速度発電機３に断線が
なければ速度Ｏの時でも一定周波数で発振しており、１
１ｏで発生する断線検知パターンｆｐｌｏはこれを検知
するためのものである。

１１ｉの５）ａｎ／ｈ検知パターンｆ　ｐｓｌは５ｋｍ
／ｈに対応する周波数を持つ。ｒｘｚでは制限速度パタ
ーンｆ　ｐｘ２．　Ｉ　１３ではチェック信号パターン
ｆ　ＰＩ３で、これらは上述した判別結果に応じて、つ
まり、受信したＡＴＣ信号の種別により異なる。即ちい
わばＡＴＣ信号の関数となる。このためＡＴＣ信号種別
に対応した各パターンを発生させるための各データを、
ＡＴＣ信号を識別したことを示す比較信号ＦＢにより第
１および第２の入力データバッファ５０４，５０５内に
一旦ラッチし、このデータを演算ステージＩ　１２１　
Ｉ　１３において周波数信号発生回路５０７に入力して
、ＡＴＣ信号種別に対応した各パターンを発生させる。

特に１１！ではＡＴＣ信号により指示された制限速度パ
ターンとなり、速度照査を行う。

このように、この実施例では、ＡＴＣ信号に応じた制限
速度信号の作成並びに、照度照査を共にＬＳＩの中で、
しかも同一演算ルートを用いて実行している。しかし、
上記制限速度信号の作成に到る受信部のみをＬＳＩとし
、速度照査を他のハードで、あるいは逆に、速度照査部
のみをＬＳＩとし、受信部を他のハードで構成すること
もできる。さて、車輪径補正は１１４演算ステージで、
第１速度信号同期回路５０９から速度信号が入力される
ごとに、ＲＯＭデータ入力ポート５１７から入力される
車輪径補正パラメータＷ　Ｄ　Ｃ１を周波数パターン化
することにより行なう。車輪径補正された補正速度パル
スは、周波数信号出力回路５１５からＬＳＩ外へ取出し
、速度表示等に使うとともに、これを再び、第２速度信
号同期回路５１０へ入力することにより、各種基準パタ
ーンは車車径補正済の速度信号と比較することができる
。

各パラメータにエラーが発生したか否かは、先に説明し
たと同様の手段でパリティチェック回路５０８でチェッ
クされる。アドレスラインの故障でパラメータ単位に他
のパラメータと入れ代った場合を検知するため、ＣＲＣ
チェック回路５２０によりＣＲＣチェックを行なう。Ｃ
ＲＣチェック回路５２０の異常も、先のパリティチェッ
ク回路の場合と同様の方法で周期的に行なう。

以上説明した如く本実施例によれば、パラメータ設定用
ＲＯＭ及び演算部ＬＳＩと、入出力信号の復調、波形整
形及び増巾回路のみでＡＴＣ％置を構成することが可能
になる。即ち従来の受信器におけるＡＴＣ信号識別機能
と、照査部の速度照査機能を共通のハードウェア、特に
ＬＳＩで実現することを可能にする。これは、従来装置
のＩＣ。

抵抗、コンデンサその他の部品数１．　Ｏ０個とその数
倍のハンダ付は個所、プリント板間のコネクタ、リレー
等を、ＲＯＭ及びＬＳＩで置き換えたことになる。ちな
みにこれら様々の要因を含め部品１点当りの故障率を１
０Ｆｉｔ、ＬＳＩの故障率を２００Ｆｉｔとすると、こ
の部分の故障率はおよび１０倍改善されることになる。

これは即ち先に述ベたフェイルアウトになる可能性を含
む故障である不確定な故障、あるいは線間短絡等の発生
確率も減少したことを意味する。従って、小形、高信頼
度、高いフェイルセーフ性を有するＡＴＣ装置の提供を
可能にする。

第１１図は本発明の他の実施例を示す図で、第７図と同
一構成要素には同一符号を付す。第１１図において５２
１は第１のパラメータ入力ポート５２２からビットシリ
アルに読込んだ第１のパラメータをパラレルデータに変
換する第１のパラメータバッファ回路、５２３は第２の
パラメータ入力ポート５２４からビットシリアルに読込
んだ第２のパラメータをパラレルデータに変換する第２
のパラメータバッファ回路、５２５はＡＴＣ信号を入力
するための第１の信号入力回路、５２６は速度信号を入
力するための第２の信号入力回路、５２７はＡＴＣ信号
をパラレルデータに変換する周期カウンタ、５２８は速
度信号をパラレルデータに変換する周波数カウンタであ
る。５２９は並列比較回路である。

第１２図は第１１図のＲＯＭｅ内に格納されたパラメー
タを示し、各記号の意味は第８図の場合と同様である。

第１２図の第１列のパラメータは第１１図の第１のパラ
メータ入力ポート５２２から演算部ＬＳＩ５内に入力さ
れ、同様に第２列のパラメータは第２のパラメータ入力
ポート５２４から入力される。

第１１図及び第１２図において、タイミング制御回路５
０３が定める演算ステージＩｏ〜エフではＡＴＣ信号及
び制限速度に対応するパラメータＲＳ　Ｄｏ＝　ＲＳ　
Ｄ７及びＶ　Ｐ　Ｄｏ＝Ｖ　Ｐ　Ｄｙが第１及び第２の
パラメータバッファ回路５２１及び５２３に入力される
。一方、第１の信号入力回路５２５を介してＡＴＣ信号
が周期カウンタ５２７へ入力され、タイミング回路５０
３からの高速クロックパルスにより該ＡＴＣ信号の周期
が周期カウンタ５２７で計測される。該ＡＴＣ信号の周
期は第１のパラメータバッファ回路５２１を介して入力
されたパラメータＲ８ｏ＝Ｒ８７と並列比較回路５２９
で逐次比較される。例えば演算ステージ■５のパラメー
タＲＳＤａが前記ＡＴＣ信号の周期と一致したとすると
、この時の第２のパラメータＶＰＤｓがタイミング制御
回路５０３からの制御信号により第２のパラメータバッ
ファ回路５２３内にホールドされる。

周波数カウンタ５２８では、タイミング回路５０３から
入力される一定周期のサンプリングパルス内に、第２の
信号入力回路５２６を介して入力される速度パルス数を
カウントすることにより速度パルスの周波数が計数され
、これを並列に読出すことにより速度パルスの信号モー
ドとパラメータの信号モードが一致化される。演算ステ
ージＩ８．Ｉ９で、該速度パルスの周波数計数値と第１
のパラメータバッファ回路５２１を介して入力されるパ
ラメータＴＧＦ、５ＫＰとが並列比較回路５２９で比較
される。演算ステージ１１ｏでは前記速度パルスの周波
数計数値と第２のパラメータバッファ回路５２３内にホ
ールドされていた制限速度パターンＶＰＤ５とが同様に
並列比較回路５２９で比較され、速度照査される。演算
ステージＩｒｔではＣＲＣチェック回路５２０で第１列
のパラメータのＣＲＣチェックを行ないＲＯＭ６のアド
レス系統の故障の有無を診断する。

以上述べた如＜ＡＴＣ信号あるいは速度信号等の周波数
信号の信号モードを並列信号に変換した上、パラレルの
パラメータと比較することにより周波数信号発生回路が
不要となる。またパラメータの入力ポートを複数個設け
ることにより、ＡＴＣ信号の判別を容易にし、受信器と
照査部を一体化することを可能にし、ＡＴＣ装置全体の
信頼性向上に大きく貢献する。更にＡＴＣ信号は、１０
〜１００Ｈｚの低周波であるため、これをパラレルモー
ドに変換する際、周期を計測する手法を採ることにより
、高精度の変換が可能になる。

【図面の簡単な説明】

第１図は本発明による自動列車制御装置の一実施例を示
す全体構成図、第２図は本発明の第１の実施例の演算装
置の構成図、第３図はその真理値表を示す図、第４図は
リング演算の概念図、第５図は第２図を詳細化した図、
第６図はその動作説明用タイムチャー１−１第７図は本
発明の第１の実施例構成図、第８図はそのＲＯＭ内のパ
ラメータ構成の１例図、第９図は第７図の動作タイムチ
ャート、第１０図は比較される周波数群の一例、第１１
図は本発明の第２実施例構成図、第１２図はそのＲＯＭ
内のパラメータ閘成例を示す。１・・・受電器、２・・・復調回路、３・・・速度発電
機、４・・・波形整形回路、５・・・演算部ＬＳＩ、６
・・・ＲＯＭ、７・・・出力増幅回路、１００・・・Ａ
ＴＣ装置。゛・ぐ−′ 第　ｌ　凹第　２　口第　３　図第　４−　目デ１０率　７０　口些　０早　／ｌ　　口亭　１２　　口

Claims

【特許請求の範囲】１、軌道側より周波数変調されたＡＴＣ信号を受信し、
このＡＴＣ信号に対応する制限速度と速度検出器より得
られる車速とを比較し、車速が制限速度を越えたときブ
レーキ信号を出力し、列車を制限速度以下で運転させる
自動列車制御装置であつて、上記ＡＴＣ信号の周波数と
比較するための複数の基準周波数のパラメータを記憶す
る読出し専用メモリと、大規模集積回路とを備え、上記
大規模集積回路は、周波数信号であるＡＴＣ信号を入力
する信号入力回路と、上記メモリの出力パラメータを入
力するパラメータ入力ポートと、このパラメータと上記
ＡＴＣ信号との信号モードを一致させた上で両者を比較
する比較回路と、その比較結果を論理的に編集してＡＴ
Ｃ信号判別信号を取出す出力論理回路を備えたことを特
徴とする自動列車制御装置。２、特許請求の範囲第１項において、上記読出し専用メ
モリは上記制限速度のパラメータを記憶し、上記信号入
力回路は上記車速に対応する周波数信号を入力し、上記
出力論理回路はＡＴＣブレーキ指令を出力して成る自動
列車制御装置。３、特許請求の範囲第１項において、上記信号入力回路
は、ＡＴＣ信号を入力する第１の信号入力回路と、速度
検出器からの速度パルスを入力する第２の信号入力回路
とから成り、上記入力ポートは、上記メモリからＡＴＣ
信号判別用のパラメータを入力する第１の入力ポートと
、制限速度のパラメータを入力する第２の入力ポートか
ら成り、上記比較回路は、上記第１の信号入力回路から
のＡＴＣ信号と第１の入力ポートからのＡＴＣ信号判別
用のパラメータとを比較する第１の比較回路と、上記第
２の信号入力回路からの速度パルスと第２の入力ポート
からの制限速度のパラメータとを比較する第２の比較回
路とから成ることを特徴とする自動列車制御装置。４、特許請求の範囲第３項において、上記第１および第
２の比較回路を単一の比較回路で構成し、上記第１およ
び第２の比較動作を時分割で行うようにしたことを特徴
とする自動列車制御装置。５、特許請求の範囲第１項において、上記比較回路は、
メモリからの上記パラメータを周波数信号に変換する周
波数信号発生回路と、その出力と上記信号入力回路から
の周波数信号とを比較する周波数比較回路とを備えたこ
とを特徴とする自動列車制御装置。６、特許請求の範囲第１項において、上記比較回路は、
上記信号入力回路からの周波数信号を２進数に変換する
変換回路と、その出力とメモリからの２進数パラメータ
を比較する並列比較回路とを備えたことを特徴とする自
動列車制御装置。７、特許請求の範囲第１項において、上記メモリに記憶
されたパラメータはエラーチエツクコードを含み、上記
大規模集積回路は上記メモリのアドレス発生回路と、メ
モリから入力されたパラメータのエラー検出回路を備え
たことを特徴とする自動列車制御装置。８、特許請求の範囲第１項において、上記大規模集積回
路は、上記メモリのアドレス発生回路を備え、上記メモ
リに記憶されたパラメータと上記アドレス発生回路を、
上記メモリに記憶された２進数パラメータをビツトシリ
アルに読出すように構成したことを特徴とする自動列車
制御装置。９、特許請求の範囲第７項において、上記エラーチエツ
クコードとしてサイクリツクチエツク符号を付加し、上
記エラー検出回路としてサイクリツクチエツク回路を備
えたことを特徴とする自動列車制御装置。