KR890000031B1 - 자동열차 제어장치 - Google Patents

Abstract

내용 없음.

Description

자동열차 제어장치

제1도는 본원 발명에의한 자동열차 제어장치의 일실시예를 나타낸 전체 구성도.

제2도는 본원 발명의 제1실시예의 연산장치의 구성도.

제3도는 그 진리치의 표시도.

제4도는 링연산의 개념도.

제5도는 제2도를 상세화한 도면.

제6도는 그 동작설명용 타임챠트.

제7도는 본원 발명의 제1실시예의 구성도.

제8도는 그 ROM내의 파라이터 구성의 일례도.

제9도는 제7도의 동작타임챠트.

제10도는 비교되는 주파수군의 일례.

제11도는 본원 발명의 제2실시예의 구성도.

제12도 그 ROM내의 파라미터 구성예.

본원. 발명은 자동열차(自動列車) 제어장치(윽1하 ATC라고 합)의 개량에 관한 것이다.

ATC장치는 철도열차의 운행상황이나 선로상황에 따라서 변화하는 소정의 제한속도내로 열차의 주행속도를 억제하는 것으로서, 그 성질상 고도의 고장발생방지성(fail safe)이 요구된다.

종래의 ATC창치는 궤도측에서 송신되는 주파수 변조된 ATC신호를 수신하고, 이 신호가 나타내는 ATC제한속도를 판별하는 수신부와, 이 제한속도와 속도발전기에서 검츨원 차속(車速)을 비교하고, 차속이 제한속도를 넘었을때 ATC브레이크 지령을 발하는 속도대조부로 구성되어 있다. 수신부의 고장발생 방지성에 대해서 말하면, 주파수 변조된 ATC신호를 복조(復調)해서 반송주파수를 제거하고, 주파수 식별기능에의해 제한속도를 판별한다. 이 주파수 식별기능에 이상을 발생시키지 않기 위해서, 3조의 수신기로 수신해서 그를의 다수결(3중 2)을 취한다. 또, 주파수의 식별결과에 있어서는 그것보다 하위의 출력이 모두 발생한 것을 조건으로 그 제한속도인 것을 출력하고 있다. 예를 들면 30Km/h, 45Km/h의 출력이 함께 생겼을때 제한속도를 45Km/h로 하고, 30Km/h, 45Km/h 및 60Km/h의 출력이 생겼을 때만 제한속도를 60Km/h로 판단하는 것이다. 또한 아날로그 회로로 구성되기 때문에, 그 구성부품 하나하나에 대해서 어느 것이 파손되어도 반드시 제한속도가 저위측으로 되는 것을 확인함으로써, 수신부의 고장발생방지를 도모하고 있다.

다음에 속도대조부의 고장발생 방지성에 대해서는 단지 고장검지 기능을 부가할 뿐만 아니라, 이 고장검지 기능의 건전성도 체크할 수 있는 구성으로 함으로써 확보되어 왔다.

이와 같이 고도의 고장발생 방지성이 실현되고는 있지만, 그러나 거기에는 한계가 있고, 어떠한 경우에 있어서도 고장발생을 방지한다고는 단언할 수 없다. 그것은 고장발생방지를 실현함에 있어서 미리 부품의 고장모드를 가정하고 있는 것 및 동시고창 발생개소는 1개소라고 가정하고 있는 것이다. 예를 들면 디지탈 IC에 있어서의 고장의 입력단자가 "0" 또는 "1"로 고정되는 축퇴고장(縮退故障)이 가정되어 있고, IC의 출력레벨이 "0" 또는 "1"로 때에 따라 변화하는 불확정고장 또는 IC패키지 내부에 고장이 발생하고, 기능이 변화하는 고장은 고려되어 있지 않다. 또 외래서지 전압등에의한 복수개의 부품의 고장 또는 이물질(異物質) 혼입에의한 선간단락(線間短洛) 등도 고려되어 있지 않다. 통상 이와 같은 고장은 일어날 수 없거나, 거의 일어나지 않는 것이지만, 그러나 한편 큰 사고는 일어날 수 없다고 생각되고 있는 사태가 발생했을때, 또는 고장이 우연히 겹쳤을때에 발생하는 것이라는 것도 잘 알려져 있다.

또 앞에 설명한 바와 같이 수신부의 기능은 ATC신호의 주파수를 식별하는 것이며, 신호주파수가 미리정해져 있으므로, 이것은 몃개의 기준주파수 신호와의 주파수 비교에의해 달성될 수 있다. 한편, 대조부의 기능은 주파수비교 그 자체이다. 이와 같은 같은 기능임에도 불구하고, 종래는 각기 독립된 장치로서 하드웨어는 물론 전원, 상자체 등이 모두 별개로 설치되고, 이 때문에 부품수, 크기, 중량, 소비전력 등이 중대하여 결과적으로 가장 중요한 장치의 신뢰성까지도 악화시키는 결과가 발생되고 있었다.

본원 발명의 목적은 신뢰성 및 고장발생 방지성이 뛰어난 ATC장치를 제공하는 것이다.

본원 발명의 특징을 파라미터 설정용 ROM(독출전용 메모리)과, 주파수신호 입력회로, 상기 ROM에서 독출된 파라미터와 상기 주파수신호 입력회로에서 입력된 주파수 신호와의 신호모드를 일치시킨 다음 양자를 비교하는 비교회로 및 이 비교회로에의한 비교결과를 논리적으로 편집하는 출력 논리회로를 포함하는 논리연산부를 구성하는 대규모 직접회로(이하 LST라고 함)를 중심으로 ATC장치를 구성하는 것이다.

본원 발명의 제2의 목적은 구성의 간략화와, 신뢰성의 향상을 도모한 ATC장치를 제공하는 것이다.

본원 발명의 제2의 특징으로 하는 차에서 수신한 ATC신호가 나타내는 제한속도를 식별하는 기능과, 이 제한속도와 차속신호를 비교하는 기능을 단일의 비교수단의 시분할(時分割)사용에의해 달성하는 것이다.

다음에 본원 발명의 실시예를 도면에의해 상세하게 설명한다. 제1도는 본원 발명의 일실시예를 나타낸 ATC장치(100)의 구성도이다. 제1도에 있어서, (1)은 수전기(受電器), (2)는 ATC신호복조회로, (3)은 속도발전기, (4)는 파형정형회로, (5)는 논리연산을 하는 연산부 LST, (6)은 파라미터 설정용 ROM, (7)은 출력증폭회로이다. 수전기(1)에서 궤도회로로부터 수전한 ATC신호는 복조회로(2)에서 복조되며, 제한속도를 식별하기 위한 주파수 신호로서 연산부 LST(5)에 입력된다. 한편, 속도발전기(3)로부터의 속도신호는 파형정형회로(4)에서 파형정형 및 레벨변환되며, 속도펄스로서 마찬가지로 연산부 LST(5)에 입력된다. 연산부 LST(5)에서는 먼저 ATC신호를 ROM(6)내의 파라미터와 차례로 비교하여, 복수의 제한속도의 어느것이 지정되어 있는지를 판정한 후, 이 제한속도에 비례한 기준패턴을 ROM(6)내의 또 하나의 파라미터를 사용하여 발생시켜, 이 기준패턴과 속도펄스를 비교하여, 차속이 제한속도를 넘고 있는지의 여부를 판정하고, 그 결과에 따라서 출력증폭회로(7)를 통해서 브레이크 신호를 출력한다.

여기서 이 실시예의 이해룔 돕기 위해 그 원리를 설명한다.

ATC장치에 입력되는 지상으로부터의 제한속도 신호나 차속을 검출하는 속도발전기 출력은 모두 주파수신호이다.

먼저, 제한속도의 값과 그 주파수가 1대 1로 대응하고 있지 않은 ATC신호주파수를 예정된 복수의 기준주파수 신호와 비교하여 ATC신호가 나타내는 제한속도를 식별할 필요가 있다. 그러나 예를 들면 메모리부에 직접 패턴올 기록하여 이것을 차례로 출력한다고 하는 방법은 실제로 입수가능한 메모리장치에서는 메모리용량의 점에서 뷸가능하다.

그래서, 메모리부에는 주파수를 수치화해서 기록해 두고, 이 수치를 변환부에서 주파수신호로 변환하며, 그후 비교부에서 ATC신호나 속도의 주파수신호와 비교한다.

최초에 비교부의 앞단의 주파수 패턴(기준주파수신호) 발생회로의 원리에 대해서 설명한다.

제2도에 있어서, 1비트 가감산기(902)는 각기 1비트의 데이터인 A, B, C 입력에 대해 A+B+C의 2진연산을 실행한다. 그 결과는 최대 10단위의 2진수로 되지만, 그 하위비트를 ∑, 상위비트를 캐리신호로서 Cr로 츨력한다.

이 진리치표(眞理値表)를 제3도에 나타낸다.

지금 설명을 간단히 하기 위해 메모리부 ROM(6)의 데이터길이 및 시프트레지스터(903)를 4비트로 하고, 메모리부(6)에는 가령 최상위비트(MSB)로부터 순차적으로(0011)₂이 기억되어 있는 것으로 한다. 단, (a)n은 a가 n진수(眞數)임을 나타내는 것으로 한다.

이 데이터가 클록신호(905)에의해 최하위비트(LSB)에서 순차적으로 가감산기에 주어진다.

여기서 시프트레지스터(903)의 초기의 내용이 (0000)₂이었다고 하면, 데이터가 LSB 에서 MSB 까지 4비트가 4회 입력된 결과, 시프트레지스터(9O3)의 내용은 제1회째의 가산으로 (0000)₂+(0011)₂=(0011)₂로 증가하여 제2도(a)의 상태로 된다.

다시 클록신호를 가하면

(0011)₂=(0011)₂=(0110)₂

(0110)₂=(0011)₂=(1001)₂

_{: :}

_{: :}

와 같이 순차적으로 증가해간다. 각 비트의 자릿수가 올라간 분은 캐리유지회로(904)에서 일시적으로 유지되며, 다음의 상위비트의 가산시에 클록신호(905)에서 위상을 맞추어서 출력한다.

시프트레지스티(903)의 내용이 더욱 증가하여(1111)₂로 되어 제6회째 가산에서

(1111)₂₊(0011)₂=(10010)₂

로 되면 MSB의 연산시에 밑에서부터 5비트째에 "1"이 생긴것을 나타내는 캐리신호 Cr가 처음으로 생긴다. 여기서 클록신호(905)를 분주회로(909)로 4분의 1로 분주하여 선택신호(907)를 만들고, 선택회로(906)로 클록신호의 4회중 마지막으로 1회 도래하는 MSB 연산시의 캐리신호 CR만을 츨력하도록 해 놓으면 출력신호(908)는 최초의 클록에서 24클록째(제6회째의 가산시)에 처음으로 "1"로 된다.

또 시프트레지스터(903)는 (0010)₂로 되어 다음의 가산에 대비한다.

이상의 동작에서 명백한 바와 같이, 메모리부(6)의 데이터치를 크게하면 MSB의 자릿수 가산시의 캐리발생빈도, 즉 출력신호(908)의 주파수가 높아지며, 작게하면 낮아진다고 하는 관계가 얻어지며, 메무리부(6)에 기억된 파라미터 데이터치에 따라서 비교패턴의 주파수를 전환할 수 있게된다. ATC의 기능을 얻는데는 위에서 설명한 원리에 따라, 다수의 기준주파수신호(주파수패턴)를 차례로 만들어 내어 ATC신호와 각각 비교할 필요가 있다.

다음에 상기 주파수패턴 발생회로의 뒷단에 설치되는 주파수비교 회로의 원리에 대해서 설명한다.

주파수 비교회로도 역시 주파수패턴 발생회로와 대략 동일한 회로로 구성할 수 있다. 제2도(b)에 있어서, 제2도(a)와 동일부호는 동일기능물을 나타내고 있다. 가감산기(902)의 입력단자 B로서, 플러스 마이너스 극성의 2단자를 갖는다. 그 한쪽 B(+)에 예를 를면 차속펄스를, 다른 쪽 B(-)에 제감속도(制減速度) 펄스를 서로 동기를 취해서 입력한다. 플러스 마이너스가 모두 동시에 입력펄스가 주어지거나 함께 주어지지 않으면, 시프트레지스터(903)내의 데이터는 변화하지 않는다. B(+)에만 입력펄스가 주어지면 "1"을 가산하여, 그 결과를 시프트레지스터(903)에 격납한다. 반대로, B(-)에만 입력펄스가 주어지면 "1"을 감산("1"을 가산)하여 그 결과를 시프트레지스터(903)에 격납한다.

따라서 상기 입력예에서, 차속펄스의 주파수가 제한속도 펄스의 주파수보다 어느 정도 높으면, 시프트레지스터(903)의 데이터치는 점차 증대하며, 도면에 나타낸(1111)₂의 다음에 다시 한번 차속펄스만이 주어지면, 최상위비트로부터의 캐리신호 Cr가 발생한다. 이때, 제2도(a)와 같이 최상위비트에서의 캐리신호 Cr만을 선택회로(906)에서 선택할 수 있으며, ATC브레이크 지령을 발생시킬 수 있다. 즉 제2도(b)의 회로는 적분헝의 주파수 비교기로서 동작하며, 그 적분 시정수(詩定數)는 시프트레지스터(903)의 자릿수 또는 각 비트에서의 가감신호의 중량의 설정변경에 의해 임의로 선정할 수 있다.

이상은 속도대조에 대해서 설명하였으나. 본 회로는 ATC신호와 기준주파수의 비교에도 사용된다. 그 단독동작으로서는 상기한 바와 같으며, 용이하게 이해된다.

그런데, 실제로 사용되고 있는 ATC신호 (속도 상한지령)의 주파수는 10-100Hz정도이며, 가령 10Hz를 비교 패턴 9Hz와 비교하면, 그판정결과가 나오기까지 1처 이상을 요하기 때문에, 메모리부의 데이터를 변환해서 입력과 비교하여 그결과를 얻고, 다음의 데디터를 보내는 순서로는 모든 판정결과가 나오기까지 수초이상이 걸리며, 최악의 경우 열차가 속도상한은 넘은 지점에서 수백 m나 감속하지 않고 통과하여 위험하다. 통상 ATC신호단수는 4-10 있으므로 상위-하위의 비교패턴과 순차적으로 비교하는 방식에서는 이 정도의 시간을 요한다.

이와 같은 것을 방지하고, 모든 비교결과를 빨리 얻는데는 모든 신호를 병렬적이며 연속적으로 대조할 필요가 있다.

그러나 변환부는 다수 설치하여, 모든 ATC신호 비교주파수를 동시에 발생시키는 방식으로는 회로규모가 커지고, 또 개별적인 변환부의 고장발견이 곤란해지기 때문에, ATC에 있어서 가장 중요한 고장시의 고장발생 방지성을 얻을 수 없었다.

상술한 바와 같이 ATC에서는 ATC신호주파수판정 및 속도대조의 응답 신속성과 고장발견의 기능이 필요하며, 이들을 만족시키기 위해서 링연산방식을 채용한다.

링연산방식의 개념을 제4도에의하여 설명한다. 여기서 제2도에서 설명한 단일의 비교패턴을 발생하는 순서나 단일의 주파수비교 순서를 연산스테이지라고 부르기도 한다. 하나의 연산스테이지는 제2도의 경우 4비트로 구성되어 있다.

링연산이란 각종 비교패턴을 발생하며, 또는 주파수를 비겨하는 복수개의 연산스테이지 Io-Ik-In을 제4도와같이 링형상으로 줄짓게한 것에서 붙여진 명칭으로 클록신호에 동기헤서 연산스테이지링을 1비트씩 회전시키면서 변환기(910)로 입력데이터열과 가산하여 각 연산스테이지의 MBS의 가산의 자릿수 올림의 유무를 출력신호(908)로서 차례로 출력하는 방식이다. 주파수 패턴 발생회로, 비교회로가 모두 이 방식을 사용한다. 구체적 회로구성을 주파수패턴 발생회로에 대해서 예시하면, 제5도에 나타낸 바와 같이 제2도에서 설명한 시프트레지스터(903)의 비트수가 모든 연산스테이지를 직렬고 한비트수의 것으로, 메모리부(6)의 데이터열도 연산 스테이지의 회전순서에 대응한 배열로 한다.

메모리부의(6)의 어드레스 신호도 링의 회전에 동기해서 순회적(巡廻的)으로 부여한다.

연산스테이지 번호를 순서대로 I₀, I₁, I₂,… Ik,… In 모든 연산스테이지가 일순회하는 시간을 연산주기 T로 하여,주파수패턴 발생회로의 출력신호(908)의 형태를 제6도에 나타낸다. 제2도의 경우, 출력신호(908)는 1연산주기에 단일의 기준주파수 패턴이었지만, 힝연산의 경우 각 연산스테이지의 기준 주파수 패턴이 1연산주기중에 줄짓기 때문에 제6도 하부에 나타낸 바와 같이 파형으로 된다. 그러나 연산스테이지 별로보면, 도면에 나타낸 바와 같이 각 연산스테이지에 필요한 비교패턴 주파수를 갖는 펼스열이 발생되어 있다.

따라서 뒤단의 비교부에 있어서는 출력신호(908)를 연산스테잊마다 분리해서 상술한 요령으로 입력주파수신호와 비교하면 된다. 즉, 주파수 비교회로(513)는 ATC신호주파수와 기준주파수(복수)의 비교를 하는 ATC제한속도의 식별기능과, 이 제한 속도에 대응하는 제한속도 주파수와 차속주파수를 비교하여 차속이 제한속도를 넘었을때 ATC브레이크 지령을 발하기 위한 속도대조 기능을 링연산에의한 단일회로의 시분할적 사용에의해 달성한다.

이와 같이 단일의 회로에의해, 모든 연산을 행하는 구성을 채택하면, 회로의 임의의 부분이 고장나더라도 즉시 어느 연산 결과에도 이상이 발생한다.

그런, 고장검출회로를 연산데이터의 흐름에서 독립시키면 그 자체의 고장은 검출할 수 없으며, 고장발생 방지성이 얻어지지 않는다.

이 문제의 해결수단으로서 다음 방법을 채용한다.

즉, 링 형상으로 줄지은 연산스테이지의 하나를 고장검출 연산에 사용하여, 이연산스테이지에서 발생하는 채턴이 정상시와 고장시에서는 달라지도록 한다. 정상시의 패턴이 특정의 교번신호, 고장시는 직류신호로 해두고, 이패턴신호를 증폭해서 트랜스 결합을 통해서 전자릴레이를 구동해 놓으면 고장표시를 확실히 할 수 있다.

또한 이 패턴 생성에 회로의 모든 부분이 기여하도록 구성하면 임의의 일부분이 고장나더라도 반드시 고장표시가 행해져 고장발생 방지성을 얻을수 있다.

이상이 이제부터 설명하는 본원 발명의 일실시예의 동작원리이다. 후술하는 주파수신호 발생회로 (507) 및 주파수 비교회로(513)는 각기 제5도에 나타낸 바와 같이 구성할 수 있다. 이 자에 각기 이 구성을 사용하는 것도 그 한쪽에만 이 구성을 사용하고, 다른쪽을 다른 형식의 회로구성으로 실현하는 것도 가능한 것은 물론이다.

제7도는 제1도의 연산부 LST(5) 및 ROM(6)의 구성의 일실시예를 나타낸 도면, 제8도는 ROM(6)의 데이터구성의 일실시예를 나타낸 도면이다. 제7도(a)에 있어서, (6)은 파라미터설정용 ROM, (501)은 클록발생회로, (502)는 ROM(6)의 어드레스 발생회로, (503)은 연산부 LST(5)내 각부의 동작타이밍을 제어하는 타이밍 제어회로, (504) 및 (505)는 ROM(6)에서 입력된 파라미터를 지연시키기 위한 제1 및 제2의 입력데이텨 버퍼회로, (506)은 ROM(6)에서 입력된 에이터를 선택적으로 주파수신호발생회로(507)에 입력시키기 위한 게이트회로, (507)은 ROM(6)에서 독출된 파라미터를 주파수신호로 변환하는 주파수신호 발생회로, (508)은 상기 주파수 신호발생회로에 입력되는 파라미터를 패리티 체크하는 패리티 체크회로, (509) 및 (510)은 속도펄스를 내부회로에 동기시켜서 입력하는 제1 및 제2의 속도신호 동기회로, (511)은 역시 ATC신호를 동기화하는 ATC신호동기회로, (512)는 신호입력을 선택적으로 주파수 비교회로(513)에 입력하기 위한 신호입력 제어회로, (513)은 주파수를 비교하는 주파수 비교회로, (514)는상기 주파수 비교회로(513)의 비교결과를 논리적으로 편집해서 출력하는 주파수 신호출력회로, (516)-(519)는 ROM(6)의 파라미터를 연산부 LST(5)에 입력하기 위한 ROM파라미터 입력포트, (520)은 ROM파라미터 입력포트(518)에서 입력되는 ROM파라미터를 사이클릭 부호체크(이하 CRC체크, 이를 위해서 데이터에 부가되는 부호를 CRC코드 라고 함)를 하기 위한 CRC체크회로, (521)은 제1 및 제2의 입력데이터 버퍼회로의 동작타이밍을 제어하는 클록제어회로이다.

그리고 (8)은 클록발생회로(501)의 클록주파수를 규제하는 수정진동자이다. 제7도(b)은 ROM(6)과 연산부 LST(5)사이의 접속을 상세히 나타낸 것으로, ROM데이터 입력포트(517)에는 차륜직경 설정용의 로터리스위치(9)를 통해서, D₀-D₇중 임의의 비트의 ROM데이터가 입력된다. ROM(6)에 기억된 파라미터의 구성을 제8도에 나타낸다. I₀-I₁₅는 연산 스테이지에 대응하는 ROM어드레스이며, ROM파라미터는 비트시리얼에 출력하도록 어드레스 방향으로 배열되어 있다. RSD₀-RSD₉은 ATC신호를 식별하기 위한 ATC신호패턴, VPD₀-VPD₉은 각 ATC신호에 대응하는 제한속도를 부여하기 위한 속도패턴, RSC₀-RSC₉은 특정치에 대해서 ATC신호패턴의 보수(補數)가 되는 패턴, 5KP, TGF는 각기 5Km/h 및 단선검지 패턴이다. WDC₁-WDC₈는 차륜직경 보정용 파라미터, CRC는 CRC체크코트, FDD는 고장검지 패턴이다. 각 연산스테이지 I_0-I₁₅는 각기 16비트 b₀-b₁₅로 이루어지며, 기억해야할 신호의 파라미터가 2진수로 격납되어 있다.

이들은 하위비트 b₀에서 b₁, b₂,… b₁₅의 순으로 비트시리얼에 독출되며, 또한 I₀, I_1,I₂……I₁₅이 연산스테이지 순으로 독출되고, 이것을 고속으로 반복한다. 이들은 제7도(b)에 나타낸 바와 같이, 병렬비트 D₀-D₇중, 비트 D₀의 데이터(파라미터)는 입력포트(516)에서, 비트 D₁의 데이터는 입력포트(518)에서, 또한D₂의 데이터는 입력포트(519)에서 각기 연산부 LST(5)로 입력된다. 그리고 차륜직경 보정의 연산스테이지 I₁₄에 있어서는 로터리스위치(9)의 설정위치에 다른 비트 D₀-D₇중의 하나의 데이터 WDCi가 입력된다. 제7도(b)에 있어서는 D₁비트에 설정된 상태를 나타내고 있으므로, 연산스테이지 I₁₄에 있어서는 제8도(a)에 있어서의 차륜직경 보정용 파라미터 WDC₂가 입력된다.

제8도(b)는 메모리부 ROM(6)에 기억된 파라미터의 전체를 나타내고 있으며, 후술하는 신호

에 대응하는 영역과 전적으로 같은 에이터를 기억시틸 수 있다. 그리고 실제로는 ATC신호패턴 RSD₀-RSD₉을 FB와

로 다르게ㅐ 하여, 다른 계획을 실시하기 위해, 이와 같은 표리(表裏)의 ROM파라미터 구성을 채용한 것이지만, 상세한 점은생략한다.

이상의 구성에 있어서의 동작을 다음에 설명한다. 제9도는 제7도의 회로의 동작을 나타낸 타임챠트이다. I₀-I₁₅는 주파수 신호 발생회로(507), 주파수 비교회로(513)를 시분할 하는 16의 연산스테이지를 나타낸다. 각 연산스테이지의 기능은 이 도면(S)에 나타낸 바와 같이 I₀-I₉의 10스테이지를 ATC신호의 식별에 할당하고, 이하 I₁₀-I₁₅까지는 각 1스테이지마다 속도발전기 단선검지(TFS), 5Km/h 검지(5KS), 제한속도에 대한 속도대조(VDS), ATC신호가 바르게 식별되었는지의 여부이ㅡ 체크(RCS),차륜직경보정(WCS), 고장진단(FDS)의 기능을 갖는다. 제8도에 나타낸 ROM내의 데이터중, 주파수 신호 발생회로(507)에 있어서 유효해지는 (실제로 주파수신호 발생회로(507)에 입력되는)데이터를 이 도면(d)에 나타낸다. 첨자(添字) i가 붙는 3종류의 데이터는 각 데이터군중의 1데이터를 나나낸다. 이들의 파라미터에의해 주파수신호 발생회로(507)에서 기준패턴이 발생된다(후술함). 단, 제9도에서는 기준패턴의 주파수가 클 경우를 "1"로 하고 있다 (p),(r)은 제7도의 제1, 제2 입력데이터 버퍼회로(504),(505) 내의 테이터를 나타낸다.

제8도에 있어서의 D₀비트의 데이터는 비트시리얼에 제7도의 ROM 데이터 입력포트(516)에 입력되며, 지체없이 게이트회로(506)에 달한다. 제8도에 있어서의 D₁, D₂비트의 데이터는 ROM데이터입력포트(518), (519)에 입력되며, 제1, 제2입력데이터 버퍼회로(504), (505)에서 지연된다. 연산스테이지I₀-I₉에서는 ATC신호식별용의 주파수패턴 RSD₀-RSD₉이순차 주파수신호 발생회로(507)에 들어가서 주파수 신호로 변환되는 한편, ATC신호 동기회로(511)에 ATC신호가 입력되며, 양자는 비교회로(513)에서 비교된다.

ATC신호주파수에 대해, ATC신호패턴의 주파수가 큰것에서 작은것으로 변하는 연산스테이지(ATC신호는 높은 주파수로부터 차레로 비교해 가는 것으로 함) I₁-I₁₀중 어느 것에서 비교회로(513)의 출력신호 FB는 반전된다. 제9도에서는 I₅연산 스테이지에서 반전한 경우를 나타낸다. 이 비교신호 FB에 의해, 입력포트(518),(519)에서 제1 및 제2입력데이터 버퍼회로(504),(505)내에 있는 데이터, 제9도의 경우에는 각기 VPD₄,RSC₄를 일단 래치(latch)한다. 이 결과에 따라서 연산스테이지 I₁₀-I₁₃에서는 주파수신호 발생회로(507)에 있어서, 속도신호 f_v와 이들의 기준패턴 f_p10-f_p13의 관계를 나타낸다. 속도신호 f_v는 속도발전기(3)에 단선이 없으면 속도 0일때에도 일정주파수로 발전하고 있으며, I₁₀에서 발생하는 단선검지패턴 f_p10은 이것을 검지하기 위한 것이다 I₁₁의 5Km/h 검지패턴 f_p11은 5Km/h에 대응하는 주파수를 갖는다. I₁₂에서는 제한속도패턴 f_p12, I₁₃에서는 체크신호패턴 f_p13이며, 이들은 상술한 판별결과에 따라서 즉 수신한 ATC신호의 종별에 따라 다르다. 즉 말하자면 ATC신호의 함수가 된다. 이 때문에 ATC신호종별에 대응한 각 패턴을 발생시키기 위한 각 테이터를 ATC신호를 식별한 것을 나타내는 비교신호 FB에 의해 제1 및 제2의 입력데이터 버퍼회로(504), (505)내에 일단 래치하고, 이데이터를 연산스테이지 I₁₂, I₁₃에 있어서 주파수 신호 발생회로(507)에 입력하여, ATC신호종별에 대응한 각 패턴을 발생시킨다. 특히 I₁₂에서는 ATC신호에 의해 지시된 제한속도 패턴으로 되어 속도대조를 행한다.

이와 같이 이 실시예에서는 ATC신호에 따른 제한속도 신호의 작성 및 속도대조를 모두 LST 안에서, 더우기 동일연산 루트를 사용하여 실행하고 있다. 그러나 상기 제한속도 신호의 작성에 도달하는 수신부만을 LST로 하고, 속도대조를 다른 하드에서, 또는 반대로 속도대조부만을 LST로 하고, 수신부를 다른 하드로 구성할 수도 있다. 그리고 차륜직경 보정은 I₁₄연산스테이지에서 제1속도신호 동기회로(509)에서 속도신호가 입력될 때마다 ROM데이터입력포트(517)에서 입력되는 차륜직경 보정파라미터 WDCi을 주파수패턴화함으로써 행한다. 차륜직경 보정된 보정속도펄스 f_v'는 주파수신호 출력회로(515)에서 LST 밖으로 출력하여, 속도표시 등에 사용하는 동시에 이것을 다시 제2속도신호 동기회로(510)에 입력함으로써, 각종 기준패턴은 차륜직경 보정이 끝난 속도신호와 비교할 수 있다.

각 파라이터에 에러가 발생했는지의 여부는 앞서 설명한 바와 같은 수단으로 패리티체크회로(508)에서 체크된다. 어드레스 라인의 고장으로 파라미터 단위에 따른 파라미터와 교체되었을 경우를 검지하기 위해, CRC체크회로(520)에 의해 CLC체크를 한다. CRC체크회로(520)의 이상도 앞서의 패리티체크회로의 경우와 같은 방법으로 주기적으로 행한다.

이 고장검지동작에 대해서 상세히 설명한다. 패리티체크회로(508)는 파라미터의 패리티에러를 검지한 경우에 고장진단(FDS) 스테이지에 있어서 링연산부에의 입력이(1111)₂가 되도록, 그리고 패리티에러가 없을경우,(OOOO)₂가 되도록 제어하여, 결국 패리티에러가 있을매에 최고주파수, 없을때에는 "0"이 비교회로(513)에 입력된다.

한편, CRC체크회로(520)는 제8도(a)의 ROM파라이터중 D₁단자에서 출력되는 I₀에서 I₁₄까지의 직렬비트 패턴에 대한 순회부호 CRC의 정당성을 체크하고, 오차가 있으면 고장진단(FDS)스테이지에 있어서의 신호입력 제어회로에서 비교회로(513)에의 입력주파수가 "0"이 되도록, 그리고 올바른 경우는 최고의 주파수가 되도록 제어한다.

이 결과, ROM으로부터의 파라미터에 패리티 및 CRC에러가 있을 경우, 비교회로(513)의 출력 FB는(플러스), 모두 에러가 없을 경우는(마이너스)로 되며, 어느 한쪽이 에러일 경우는 비교회로(513)의 두개의 입력치는 같아져서 FB는 상기의 값을 유지하게 된다.

여기서 ROM의 파리미터중 FDD와 CRC의 값을 FB=1 일때에 올바른 값, FB=0 일때 틀린 값으로 해놓으면, FDS 스테이지에 있어서는 FB의 변화때마다, 다시 FB를 반전시키는 교대로 반복하는 진동이 FB에 생기게 된다.

이 고장진단 스테이지(FDS)에 있어서의 FB신호의 교대전압을 출력논리회로(514)로 선택해서 출력하도록 하면, ROM 및 주변, 패리티체크회로, CRC체크회로에서 출력논리회로(514)까지의 어느 부분에 고장이 생겨도 이 교대출력이 없어져서 고장의 검지를 확실히 행할 수 있는 것이다.

이상 설명한 바와같이 본 실시예에 의하면 파라이터설정용 ROM 및 연산부 LST와, 입출력신호의 복조, 파형정형 및 증폭회로만으로 ATC장치를 구성할 수 있게 된다. 즉, 종래의 수신기에 있어서의 ATC신호식별기능과, 대조부의 속도대조 기능을 공통의 하드웨어, 특히 LST로 실현하는 것을 가능하게 한다. 이것은 종래장치의 IC, 저항, 콘덴서 그밖의 부품수 100개와 그 수배의 접합개소, 프린트판 사이의 코넥터, 릴레이등을 ROM 및 LST로 바꾸어 놓은 것으로 된다. 참고로 이들 갖가지 요인을 포함하여 부품 1점당의 고장율을 10 Fit, LST의 고장율을 200 Fit라고하면, 이 부분의 고장율은대략 l0배 개선된다. 이것은 즉앞에 설명한 훼일아웃(faiI out)이 될 가능성을 포함하는 고장인 불확정적인 고장 또는 선간단락 등의 발생확율도 감소한 것을 뜻한다. 따라서, 소형, 고신뢰도, 높은 고장발생 방지성을 지니는 ATC장치의 제공을가능하게 한다.

제11도는 본원 발명의 다른 실시예를. 나타내는 도면으로, 제7도와 동일구성 요소에는 동일부호를 붙인다. 제1l도에 있어서, (521)은 제1의 파라미더 입력포트(522)에서 비트시리얼에 입력한 제1의 파라이터를 파라렐 데이터로 변환하는 제1의 파라미터 버퍼회로, (523)은 제2의 파라미터 입력포트(524)에서 비트시리얼에 입력하는 제2의 파라미터을 파라렐데이터로 변환하는 제2의 파라미터 버퍼회로, (525)는 ATC 신호를 입력하기 위한 제1의 신호입력회로, (526)은 속도신호를 입력하기 위한 제2의 신호입력회로, (527)은 ATC 신호를 파라렐데이터로 변환하는 주기카운터, (528)은 속도신호를 파라렐데이터로 변환하는 변환하는 주파수카운터이며, (529)는 병렬비교회 로이다.

제12도는 제11도의 ROM(6)내에 격납된 파라미터를 나타내며, 각 기호의 의미는 제8도의 경우와 같다. 제12도의 제1열의 파라미터는 제11도의 제1의 파라미터 입력포트(522)에서 연산부 LST(5)내에 입력되며, 마찬가지로 제2열의 파라이터는 제2의 파라미터 입력포트(524)에서 입력된다.

제1l도 및 제12도에 있어서, 타이밍 제어회로(503)가 정하는 연산스데이지 I₀-I₇에서는 ATC신호 및 제한속도에 대응하는 파라미터 RSD₀-RSD₇및 VPD₀-VPD₇이 제l 및 제2의 파라미터 버퍼회로(521) 및 (523)에 입력된다. 한편 제1의 신호입력회로(525)를 통해서 ATC신호가 주기카운터(527)로 입력되며, 타이밍 제어회로(503)로부터의 고속클록펄스에 의해 이 ATC신호의 주기가 주기카운터(527)로 계측된다. 이 ATC신호의 주기는 제1의 파라미터 버퍼회로(521)를 통해서 입력된 파라미터 RSD₀-RSD₇와 벙렬비교회로(529)에서 차례로 비교된다. 예를 들면 연산스테이지 I5의 파라미터 RSD₅가 상기 ATC신호의 주기와 일치했다고 하면, 이때의 제2의 파라미터 VPD₅타이밍 제어회로(503)로부터의 제어신호에 의해 제2의 파라미터 버퍼회로(523)내에 홀드된다.

주파수카운터(528)에서는 타이밍 제어회로(503)에서 입력되는 일정주기의 샘플링펄스내에 제2의 신호입력회로(526)를 통해서 입력되는 속도펄스수를 카운트항으로써 속도펄스의 주파수가 계수되머, 이것을 병렬로 독출함으로써 속도펄스의 신호모드와 파라미터의 신호모드가 일치화된다. 연산스테이지 I₈, I_9에서 이 속도펄스의 주파수 계수치와 제1의 파라미터 버퍼회로(521)를 통해서 입력되는 파라미터 TGF, 5KP가 병렬비교회로(529)에서 비교된다. 연산 스테이지 I₁₀에서는 상기 속도펄스의 주파수 계수치와 제2의 파라미터버퍼회로(523)내에 홀드되어 있던 제한속도패턴 VPD₅가 마찬가지로 병렬비교회로(529)에서 비교되어 속도대조된다. 연산 스테이지 I₁₁에서는 CRC체크회로(520)에서 제1열의 파라미터의 CRC체크를 하여 ROM(6)의 어드레스 계통의 고장유무를 진단한다.

이상 설명한 바와 같이, ATC신호 또는 속도신호 등의 주파수 신호의 신호모드를 병렬신호로 변환한 다음, 파라렐의 파라미터와 비교함으로써 주파수신호 발생회로가 불필요하게 된다. 또한 파라미터와 입력포트를 복수개 설치함으로써, ATC신호의 판별을 용이하게 하고, 수신기와 대조부를 일체화시키는 것을 가능하게 하여, ATC장치 전체의 신뢰성 향상에 크게 공헌한다. 또한 ATC신호는 10-100Hz의 저주파이기 때문에, 이것을 파라렐모드로 반환할때에, 주기를 계속하는 수법을 채택함으로써 고정밀도의 변환이 가능하게된다.

Claims (1)

1. 열차궤도측으로부터 복수의 제한속도중 하나를 나타내는 주파수 변조된 ATC신호를 수신하고, 이 ATC신호에 의한 제한속도와 속도검출기로부터 수신한 속도신호에 의한 차량속도를 비교하여 차량속도가 제한속도를 넘었을때 브래이크 신호를 출력하여 열차를 제한속도 이하로 제어하는 자동열차 제어장치에 있어서, 상기 복수의 제한속도중 하나에 각각 대응하는 파라미터를 기억하기 위한 독출전용 메모리와, 상기독출전용 메모리에 접속된 대규모 직접회로로 이루어지며, 이 대규모 직접회로는 (a)상기 열차궤도측으로부터의 ATC신호와, 상기 속도 검츌기로부터의 차량속도에 대응하는 주파수를 가진 상기 속도신호를 수신하는 신호입력회로와, (b)상기 신호입력회로와 상기 독출전용 메모리에 접속되고, 상기 수신된 ATC신호에 의한 제한속도를 판별하고, 상기 독출전용 메모리로부터 상기 판별된 제한속도에 대응하는 파라미터를 독출하기 위한 제한속도 검출부와, (c)수신된 ATC신호에 의한 제한속도와, 수신된 속도신호에 의한 실제 차량속도와를 비교하는 속도대조부로서, 상기 속도신호의 모드 또는 상기 독출전용 메모리로부터 독출한 상기파라이터의 모드를 변환하기 위하여 상기 신호입력회로와 상기 제한속도 검출부에 접속되어 상기 속도신호가 서로 대응하는 속도신호와 제한속도신호를 발생하기 위한 주파수신호 발생회로와, 이 주파수신호 발생회로에 접속되어 상기 속도신호가 상기 제한속도신호를 초과할때 ATC브레이크 지령을 출력하기 위한 주파수 비교회로와, (d)열차의 상기 ATC신호에 의한 속도를 초과하지 않도록 하기 위하여 상기 주파수 비교회로의 출력에 대응하는 속도표시 신호를 보내기 위한 주파수신호 출력회로로 이루어지는 것을 특징으로 하는 자동열차 제어장치.

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