JPS58220545A - デイジタル伝送方式 - Google Patents
デイジタル伝送方式Info
- Publication number
- JPS58220545A JPS58220545A JP57102022A JP10202282A JPS58220545A JP S58220545 A JPS58220545 A JP S58220545A JP 57102022 A JP57102022 A JP 57102022A JP 10202282 A JP10202282 A JP 10202282A JP S58220545 A JPS58220545 A JP S58220545A
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- JP
- Japan
- Prior art keywords
- additional information
- crcc
- block
- transmitting system
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- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0061—Error detection codes
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメインチータブロックに分割挿入された、付加
情報のディジタル伝送方式に関するものである。
情報のディジタル伝送方式に関するものである。
従来、メインデータブロックに分割挿入された付加情報
ブロックのブロック同期は、第１図に示すように、付加
情報ブロック中に同期パターンを挿入し、これをパター
ン検出回路を通して検出する方式が採られている。
ブロックのブロック同期は、第１図に示すように、付加
情報ブロック中に同期パターンを挿入し、これをパター
ン検出回路を通して検出する方式が採られている。
以下、図に従って従来の付加情報ブロックの同期検出方
式を説明する。第１図において、（ａ）は伝送信号の構
成図、（ｂ）は（ａ）より抽出した、付加情報信号の構
成図、（ｃ） 、 （ｄ）は従来方式の付加情報ブロッ
ク同期信号検出回路のブロック図である。信号構成図中
、ｓ 、 ｓ’で示した部分は同期パターン、Ｄ 、
Ｄ’で示した部分はメイン、付加情報のそれぞれデータ
部分である。また、第１図（ｃ） 、 （ｄ）において
、１は付加情報抽出回路。
式を説明する。第１図において、（ａ）は伝送信号の構
成図、（ｂ）は（ａ）より抽出した、付加情報信号の構
成図、（ｃ） 、 （ｄ）は従来方式の付加情報ブロッ
ク同期信号検出回路のブロック図である。信号構成図中
、ｓ 、 ｓ’で示した部分は同期パターン、Ｄ 、
Ｄ’で示した部分はメイン、付加情報のそれぞれデータ
部分である。また、第１図（ｃ） 、 （ｄ）において
、１は付加情報抽出回路。
２は同期信号検出回路、３は同期パターン検出回路、４
は同期信号出力ゲート回路、５は同期信号検出窓制御回
路である。
は同期信号出力ゲート回路、５は同期信号検出窓制御回
路である。
第１図（ｃ）のデータ入力端子から付加情報抽出回路１
に入力された第１図（ａ）構成の信号は、メインデータ
出力と付加情報信号（第１図（ｂ））に分けられる。付
加情報ブロックは同期信号部分Ｓ′と情報データ部分Ｄ
′から成り、同期信号検出回路２に入力される。同期信
号検出回路には、第１図（ｂ）のような信号列からブロ
ックの切れ目に挿入された同期パターンＳ′を検出し、
同期信号を出力する。
に入力された第１図（ａ）構成の信号は、メインデータ
出力と付加情報信号（第１図（ｂ））に分けられる。付
加情報ブロックは同期信号部分Ｓ′と情報データ部分Ｄ
′から成り、同期信号検出回路２に入力される。同期信
号検出回路には、第１図（ｂ）のような信号列からブロ
ックの切れ目に挿入された同期パターンＳ′を検出し、
同期信号を出力する。
ところが、同期信号パターンＳ′と同一のパターンが情
報データＤ′中に表われる場合があり、このようなパタ
ーンを同期信号として検出すると、付加情報データの区
切りを誤り、正しい情報が得られない。従って、同期信
号検出回路２は第１図（ｄ）に示すように構成し、情報
データ中の同期パターンと同一のパターンを排除する方
法がとられる。
報データＤ′中に表われる場合があり、このようなパタ
ーンを同期信号として検出すると、付加情報データの区
切りを誤り、正しい情報が得られない。従って、同期信
号検出回路２は第１図（ｄ）に示すように構成し、情報
データ中の同期パターンと同一のパターンを排除する方
法がとられる。
同期パターン検出回路３が同期パターンを検出すると、
その出力は同期信号出力ゲート回路４に入力される。一
方、同期信号は等間隔に挿入されており、同期信号出力
は同期信号検出窓■１ 制御回路５に入力され、同期信号検出窓制御回路５は出
力された同期信号からの時間経過を計測し、次の同期信
号が来る時間の周辺で同期信号出力ゲート４に制御信号
を送り、同期パターン検出回路６の出力を同期信号出力
として外部に出力する。従って、情報データＤ′の領域
では同期パターンを検出しても同期信号出力は出力され
ず、同期の誤動作を防止する。
その出力は同期信号出力ゲート回路４に入力される。一
方、同期信号は等間隔に挿入されており、同期信号出力
は同期信号検出窓■１ 制御回路５に入力され、同期信号検出窓制御回路５は出
力された同期信号からの時間経過を計測し、次の同期信
号が来る時間の周辺で同期信号出力ゲート４に制御信号
を送り、同期パターン検出回路６の出力を同期信号出力
として外部に出力する。従って、情報データＤ′の領域
では同期パターンを検出しても同期信号出力は出力され
ず、同期の誤動作を防止する。
以上述べたように、従来の付加情報ブロック同期方法で
は、同期信号の検出に、誤検出を防止するだめの手段が
必要であり、必然的に回路規模の増大につながる。また
、付加情報ブロック中に同期パターンを挿入するため、
伝送効率の低下という問題がある。
は、同期信号の検出に、誤検出を防止するだめの手段が
必要であり、必然的に回路規模の増大につながる。また
、付加情報ブロック中に同期パターンを挿入するため、
伝送効率の低下という問題がある。
本発明の目的は２種類のディジタルデータの伝送に関し
一ヒ記した従来技術の欠点を無くし、伝送データ中の付
加情報部分に付加情報同期信号を持たせる事による伝送
効率の低下を排除しかつ受信側で信号分離する際に正確
な付加情報同期信号の抽出を簡単な回路構成により実現
するディジタル伝送方式を提供することにある。 。
一ヒ記した従来技術の欠点を無くし、伝送データ中の付
加情報部分に付加情報同期信号を持たせる事による伝送
効率の低下を排除しかつ受信側で信号分離する際に正確
な付加情報同期信号の抽出を簡単な回路構成により実現
するディジタル伝送方式を提供することにある。 。
２種のディジタルデータを合わせ伝送する際にメインの
データ１ブロツクに付加情報の一部を加えたものについ
て伝送中に発生する誤りを防止する為ＣＲＣＣ（巡回符
号）を付加して伝送するが、本発明は、このＣＲＣＣ発
生装置の初期値を付加情報のブロックの先頭であるか否
かにより区別して伝送し受信側では２種の初期値を持つ
ＣＲＣ演算回路により平行してデータチェックを行いそ
の出力により付加情報の先頭を識別する。
データ１ブロツクに付加情報の一部を加えたものについ
て伝送中に発生する誤りを防止する為ＣＲＣＣ（巡回符
号）を付加して伝送するが、本発明は、このＣＲＣＣ発
生装置の初期値を付加情報のブロックの先頭であるか否
かにより区別して伝送し受信側では２種の初期値を持つ
ＣＲＣ演算回路により平行してデータチェックを行いそ
の出力により付加情報の先頭を識別する。
本発明の笑施例として送信側のブロック図及び信号例を
第２図、受信側の誤り検出回路及び付加情報同期信号抽
出回路のブロック図を第６図に示す。送信側は、メイン
データブロック分割出力回路６．サブデータ出力回路７
．同期信号発生器８．加算器９．ＣＲＣＣ発生器１０．
加算器１１．受信側は、ＣＲＣＣ演算器１２・１３．ク
ロックカウンタ１４．ＮＯＲゲート１５により構成され
る。以下、各部の動作を第２図、第６図に従い説明する
。
第２図、受信側の誤り検出回路及び付加情報同期信号抽
出回路のブロック図を第６図に示す。送信側は、メイン
データブロック分割出力回路６．サブデータ出力回路７
．同期信号発生器８．加算器９．ＣＲＣＣ発生器１０．
加算器１１．受信側は、ＣＲＣＣ演算器１２・１３．ク
ロックカウンタ１４．ＮＯＲゲート１５により構成され
る。以下、各部の動作を第２図、第６図に従い説明する
。
メインデータ出力回路６によるメインデータ１ブロツク
にサブデータ出力回路７による付加情報を加算器９で加
えたディジタルデータは伝送系の誤りを検出する為のＣ
ＲＣＣ発生器１０へ入力される。これに先行してサブデ
ータ出力回路７より付加情報がサブデータブロックの先
頭か否かの制御信号をＣＲＣＣ発生器へ出力し、この制
御信号により付加情報が先頭の場合ＣＲＣＣ発生器では
初期値をオール１．それ以外オール０とする。このＣＲ
ＣＣ発生器７の出力とメインデータ１ブロツク、付加情
報、同期信号パターンの出力は加算器１１により第２図
に示す様に時間軸上に展開され伝送される。受信側では
ＣＲＣＣ発生の際の異なる初期値に対応する２種のＣＲ
ＣＣ演算器１２（初期値オール０）及び１３（初期値オ
ール１）を設は伝送テークに対し並列でＣＲＣＣの演算
を行う。
にサブデータ出力回路７による付加情報を加算器９で加
えたディジタルデータは伝送系の誤りを検出する為のＣ
ＲＣＣ発生器１０へ入力される。これに先行してサブデ
ータ出力回路７より付加情報がサブデータブロックの先
頭か否かの制御信号をＣＲＣＣ発生器へ出力し、この制
御信号により付加情報が先頭の場合ＣＲＣＣ発生器では
初期値をオール１．それ以外オール０とする。このＣＲ
ＣＣ発生器７の出力とメインデータ１ブロツク、付加情
報、同期信号パターンの出力は加算器１１により第２図
に示す様に時間軸上に展開され伝送される。受信側では
ＣＲＣＣ発生の際の異なる初期値に対応する２種のＣＲ
ＣＣ演算器１２（初期値オール０）及び１３（初期値オ
ール１）を設は伝送テークに対し並列でＣＲＣＣの演算
を行う。
このＣＲＣＣの演算器におけるデータシフトクロックを
共通入力とするクロックカウンタ１５出力によりＣＲＣ
Ｃ演クー結果がラッチされる。
共通入力とするクロックカウンタ１５出力によりＣＲＣ
Ｃ演クー結果がラッチされる。
ＣＲＣＣ演算結果０． Ｋ、で１とすると伝送系で誤り
を生じた場合演算器１２・１３の出力は共に０となり、
付加情報がサブデータブロックの先頭で伝送系誤りの無
い場合演算器１２・１６の出力は０・１．付加情報がサ
ブデータブロック途中で伝送系誤りの無い場合演算器１
２・１６の出力は１・０となる。したがって伝送系誤シ
の検出回路としてはＣＲＣＣ演算器１２・１６出力を入
力とするＮＯＲゲート１５で構成出来、付加情報同期信
号はＣＲＣＣ演算回路１６の出力により検出可能となる
。
を生じた場合演算器１２・１３の出力は共に０となり、
付加情報がサブデータブロックの先頭で伝送系誤りの無
い場合演算器１２・１６の出力は０・１．付加情報がサ
ブデータブロック途中で伝送系誤りの無い場合演算器１
２・１６の出力は１・０となる。したがって伝送系誤シ
の検出回路としてはＣＲＣＣ演算器１２・１６出力を入
力とするＮＯＲゲート１５で構成出来、付加情報同期信
号はＣＲＣＣ演算回路１６の出力により検出可能となる
。
本発明によりメインデータのブロックにサブデータブロ
ックの一部を加え伝送系の誤り検出の為にＣＲＣＣを加
え伝送するディジタルデータ伝送系において、サブデー
タのブロックを分割するサブデータ同期信号をサブデー
タ自体に持たせる事無くサブデータブロックの先頭情報
を付′加されたメインデータブロックにおけるＣＲＣＣ
の発生を他と区別讐る事により比較的簡単な回路で正確
な付加情報同期信号抽出が可能となり伝送効率の高い伝
送方式が実現できる、
ックの一部を加え伝送系の誤り検出の為にＣＲＣＣを加
え伝送するディジタルデータ伝送系において、サブデー
タのブロックを分割するサブデータ同期信号をサブデー
タ自体に持たせる事無くサブデータブロックの先頭情報
を付′加されたメインデータブロックにおけるＣＲＣＣ
の発生を他と区別讐る事により比較的簡単な回路で正確
な付加情報同期信号抽出が可能となり伝送効率の高い伝
送方式が実現できる、
第１図（ｃ） 、 （ｄ）は従来方式の付加情報ブロッ
ク同期信号検出回路の例、第２図は本発明による送信系
の一実施例のブロック図と伝送信号例、第３図は本発明
における受信側の誤り検出回路及び付加情報の同期信号
検出回路のブロック図である。 第１図、１・・・付加情報抽出回路 ２・・・同期信号
検出回路 ３・・・同期パターン検出回路４・・・同期
信号出力ゲート回路 ５・・・同期信号検出窓制御回路
第２図、８・・・同期信号発生器 １０・・・ＣＲＣ
Ｃ発生器 １１°・・加算器第６図、１２・１６・・・
ＣＲＣＣ演算回路 １４・・・クロックカウンタ １５
・・・ＮＯＲゲート第 １ 口 １ｇ１１２４４色も出力 凰・２ （２） 〈−−一−−−−Ｉ ＢＬＱＣｋ 本 ３ 図
ク同期信号検出回路の例、第２図は本発明による送信系
の一実施例のブロック図と伝送信号例、第３図は本発明
における受信側の誤り検出回路及び付加情報の同期信号
検出回路のブロック図である。 第１図、１・・・付加情報抽出回路 ２・・・同期信号
検出回路 ３・・・同期パターン検出回路４・・・同期
信号出力ゲート回路 ５・・・同期信号検出窓制御回路
第２図、８・・・同期信号発生器 １０・・・ＣＲＣ
Ｃ発生器 １１°・・加算器第６図、１２・１６・・・
ＣＲＣＣ演算回路 １４・・・クロックカウンタ １５
・・・ＮＯＲゲート第 １ 口 １ｇ１１２４４色も出力 凰・２ （２） 〈−−一−−−−Ｉ ＢＬＱＣｋ 本 ３ 図
Claims (1)
- ディジタルデータの一定量から成るブロックごとに、メ
インデータ以外の、やはり一定量から成る付加情報ブロ
ックのデータを１ないしは数ビットずつ分割挿入して伝
送ブロックを構成し、伝送ブロックごとに伝送中に発生
した。符号誤りを検出するためのＣＲＣＣ（巡回符号）
を付加して伝送するディジタル伝送方式において付加情
報ブロックの先頭のピットが挿入された伝送ブロックと
、付加情報ブロックの先頭のビットが挿入されていない
伝送ブロックとで、ＣＲＣＣ生成の初期値が異なること
を特徴としたディジタル伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102022A JPS58220545A (ja) | 1982-06-16 | 1982-06-16 | デイジタル伝送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57102022A JPS58220545A (ja) | 1982-06-16 | 1982-06-16 | デイジタル伝送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58220545A true JPS58220545A (ja) | 1983-12-22 |
Family
ID=14316119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57102022A Pending JPS58220545A (ja) | 1982-06-16 | 1982-06-16 | デイジタル伝送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58220545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376623A (ja) * | 1986-09-19 | 1988-04-06 | Mitsubishi Electric Corp | Ｃｒｃ生成回路 |
| JPH07177136A (ja) * | 1993-12-21 | 1995-07-14 | Nec Corp | データ信号多重伝送装置用フレーム同期方式 |
-
1982
- 1982-06-16 JP JP57102022A patent/JPS58220545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6376623A (ja) * | 1986-09-19 | 1988-04-06 | Mitsubishi Electric Corp | Ｃｒｃ生成回路 |
| JPH07177136A (ja) * | 1993-12-21 | 1995-07-14 | Nec Corp | データ信号多重伝送装置用フレーム同期方式 |
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