KR940011751B1 - 전송 시스템의 es 검출회로 - Google Patents

Abstract

내용 없음.

Description

전송 시스템의 ES 검출회로

제 1 도는 종래의 ES 검출회로도.

제 2 도는 본 발명에 따른 ES 검출회로도.

제 3 도는 제 2 도의 각부 동작 파형도.

* 도면의 주요부분에 대한 부호의 설명

10 : 에러 비트 검출회로 20 : 클럭 발생부

30 : ES 리드 인에이블 생성부 40 : ES 검출부

50 : ES 카운터 60 : CPU

본 발명은 전송 시스템의 ES 검출회로도로서, 특히 전송 시스템의 전송 경로 또는 선로 구간상에 비트 에러의 발생횟수를 카운팅하여 고장 지속시간을 검출하는 ES 검출회로에 관한 것이다.

일반적으로 전송 시스템은 기술이 발전됨에 따라 장애가 발생할시 장애발생을 감지하는 것 뿐만 아니라 고장위치를 찾아내야 하면 고장 정도를 추정하여야 하는 추세이다. 그러므로 고장 정도를 추정하기 위해서는 고장 정도를 알 수 있는 파라메터중에 고장 지속시간을 감지하는 ES(Errored Second)를 검출하여야 한다.

여기서 ES란 전송 시스템의 전송 경로 또는 선로 구간상에서 1회 이상의 비트 에러가 발생된 초단위의 시간을 말하며 경로 ES 및 선로 ES로 구분된다.

종래의 ES 검출회로는 제 1 도에서 보는 바와같이 에러 비트 검출회로(1)는 전송 경로 및 선로 구간상에서 발생되는 비트 에러를 검출하여 출력하는 동시에 데이타 클럭(DCLK)를 발생하여 출력한다. 상기 에러 비트 검출회로(1)에서 경로 ES를 검출하는 경우에는 경로 패리티 에러 검출회로 및 아웃오브 프레임(out of frame) 검출회로를 의미하고 선로 ES를 검출하는 경우에는 AMI 또는 B8BZ, HDB3 B3Z5 B6Z5 등의 선로부호 규칙위반(Bipolar Violation) 검출회로 등을 의미한다.

그리고 비트 에러 카운터(2)는 상기 비트 에러 검출부(1)로부터 출력된 에러 비트와 데이타 출력을 입력하여 에러 비트수를 카운팅한다. 상기 비트 에러 카운터(2)에서 카운팅한 비트 에러수는 동일 시스템내에 실장된 모든 유니트 또는 채널들과 접속된 시리얼 버스 또는 패레럴 버스를 통해 CPU(3)로 인가된다. 그러면 상기 CPU(3)는 상기 비트 에러 카운터(2)에서 카운팅한 비트 에러수를 읽어들인후 리세트 신호를 발생하여 상기 비트 에러 카운터(2)로 인가함으로 상기 비트 에러 카운터(2)를 리세트시킨다. 이와같은 동작은 동일 시스템내에 실장된 모든 유니트 또는 채널들에 의해 1초 이내의 일정주기에 의해 반복 수행되며 상기 CPU(3)는 1초동안에 발생된 비트 에러의 갯구가 1개 이상일 경우에 1ES(Errored Second)로 간주한다. 그리고 이렇게 검출된 ES의 갯수를 누산하여 1시간 또는 1일동안 발생된 ES의 갯수를 감지한다.

그런데 상기 제 1 도와 같은 종래의 ES 검출회로는 CPU(3)가 1초 주기로 에러 비트 갯수를 읽어들인 후 에러 비트 카운터(2)를 초과화시키게 되므로 정확한 에러 비트의 갯수를 감지할 수 있으나 CPU(3)가 여러 유니트를 관장할 경우 모든 유니트에 대해 일정주기로 읽어들일 수 없으며 절체 등 주요한 제어를 수행할 때 ES의 존재 자체를 인식하지 못하는 문제점이 있었다.

따라서 본 발명의 목적은 여러개의 유니트에서 동시 다발적으로 ES가 발생될 때 모든 유니트에 대해 ES발생횟수를 읽어들여 정확한 전송에러 비트를 측정하는 회로를 제공함에 있다.

이하 본 발명을 첨부 도면을 참조하여 상세히 설명한다.

제 2 도는 본 발명에 따른 고장 지속시간 검출회로의 블럭구성도로서, 에러 비트를 검출하는 동시에 데이타 클럭을 생성하는 에러 비트 검출회로(10)와, 마스터 클럭(MCLK)을 생성하는 클럭 발생부(20)와, 상기 클럭 발생부(20)에서 생성된 마스터 클럭을 분주하여 1sec 주기로 리드 인에이블 신호를 생성하고 리세트 신호를 생성하는 리드 인에이블 신호생성부(30)와, 상기 리드 인에이블 신호생성부(30)에서 생성된 리드 인에이블신호 주기내에 1비트 이상의 에러 비트 검출시에 마스터 클럭(MCLK)의 한 주기에 해당하는 1비트의 ES 신호를 검출하는 ES 검출회로(40)와, 상기 ES 검출회로(40)에서 검출된 ES 신호를 입력하여 상기 클럭생성부(20)에서 생성된 마스터 클럭(MCLK)에 의해 ES의 발생횟수를 카운팅하는 ES 카운터(50)와, 상기 ES 카운터(50)에서 카운팅된 ES의 발생횟수를 읽어들인 후 상기 ES 카운터(50)의 리세트 신호를 발생하는 CPU(60)로 구성된다.

상기 구성중 리드 인에이블 신호생성부(30)는 마스터 클럭을 소정 분주하여 리드 인에이블 신호를 출력하는 분주회로(CNT1)와, 2개의 플립플롭(FF1,FF2)으로 이루어져 상기 분주회로(CNT1)에서 출력된 리드 인이에블 신호를 입력하여 리세트 신호를 출력하는 리세트 신호 발생수단으로 구성되고 상기 ES 검출부(40)는 상기 에러 비트 검출회로(10)에서 검출된 에러 비트 신호를 입력단자(A)로 입력하여 소정 선택 제어신호에 의해 선택 출력하는 MUX(M1)와, 상기 MUX(M1)의 출력단(Y)으로 선택 출력된 에러 비트 신호를 데이타단(D)으로 입력하여 데이타 클럭신호(DCLK)에 의해 에러 비트가 1비트 생성될 때 상기 에러 비트 신호를 래치 출력하는 플립플롭(FF3)과, 상기 플립플롭(FF3)에서 래치 출력된 에러 비트 신호와 데이타 인에이블 신호를 각각 입력하여 ES 신호를 검출하는 앤드게이트(AN1)로 구성된다.

제 3 도는 제 2 도의 각부 동작 파형도로서, 상술한 구성에 의거 본 발명의 일실시예를 제1-제 3 도를 참조하여 상세히 설명한다.

먼저 에러 비트 검출회로(10)에서는 전송 경로 또는 선로 구간상에서 에러 비트를 검출하여 출력하며 제 3d 도와 같은 데이타 클럭(DLCK)을 생성하여 출력한다. 또한 클럭 발생부(20)에서는 제 3a 도와 같은 마스터 클럭(MCLK)을 생성하여 출력하게 된다.

상기 클럭 발생부(20)에서 생성된 마스터 클럭(MCLK)을 입력하는 분주회로(CNT1)는 소정 분주하여 제 3b 도와 같은 ES 리드 인에이블 신호를 생성하여 출력하게 된다. 이때 상기 분주회로(CNT1)의 분주비는 상기 마스터 클럭(MCLK)에 비례하여 예를들어 상기 마스터 클럭이 1.544MHZ라면 분주(N)는 1.544×10⁶이 되면 2.048MHZ이면 분주비(N)는 2.048×10⁶이 된다.

따라서 상기 분주회로(CNT1)에서 출력된 ES 리드 인에이블 신호를 데이타단(D)으로 입력하는 플립플롭(FF1)은 클럭단(CK)으로 인가되는 제 3a 도와 같은 마스터 클럭에 의해 래치 출력된다.

상기 플립플롭(FF1)에서 래치 출력된 신호는 플립플롭(FF2)의 데이타단(D)으로 인가되어 클럭단(CK)으로 인가되는 상기 제 3a 도와 같은 마스터 클럭(MCLK)에 의해 1sec마다 제 3c 도와 같은 리세트 신호를 래치 출력하여 플립플롭(FF3)의 클리어단자로 인가된다.

또한 상기 에러 비트 검출회로(10)에서 검출된 에러 비트는 MUX(M1)의 입력단자(A)로 인가되며 이때 상기 MUX(M1)는 선택단자(S)로 로우신호가 인가되므로 상기 입력단자(A)로 인가된 에러 비트는 선택 출력하게 된다. 상기 MUX(M1)에서 선택 출력된 에러 비트 신호를 플립플롭(FF3)의 데이타단(D)으로 인가되어 클럭단자(CK)로 인가된 데이타 클럭신호(DCLK)에 의해 래치된다. 이때 상기 플립플롭(FF3)의 출력단자(Q)를 통해 출력되는 신호는 토글되어 제 3e 도와 같은 하이신호를 출력하게 된다. 그래서 상기 플립플롭(FF3)의 출력단자(Q)로 출력된 하이신호는 MUX(M1)의 선택단자(S)로 인가되어 상기 MUX(M1)의 입력단자(B)로 입력된 하이신호를 선택 출력하게 된다.

그리고 상기 플립플롭(FF3)의 출력단자(Q)로 출력된 제 3e 도와 같은 하이신호와 상기 분주회로(CNT1)에서 출력된 제 3b 도와 같은 신호를 입력하는 앤드게이트(AN1)는 논리곱하여 제 3f 도와 같은 ES 신호를 생성하여 출력하게 된다.

상기 앤드게이트(AN1)에서 출력된 ES 신호를 ES 카운터(50)로 인가되어 상기 마스터 클럭(MCLK)에 의해 상기 ES 카운터(50)는 ES 신호의 발생횟수를 카운팅하게 된다. 그러면 CPU(60)는 상기 ES 카운터(50)의 계수범위내에서 ES 신호발생횟수를 읽어들인 후 상기 ES 카운터(50)를 리세트시킨다. 즉 ES 카운터(50)의 최대계수가 16일 때 16초 이내에 1회만 읽으면 된다. 그러므로 상기 CPU(60)는 상기 ES 카운터(50)의 계수용량에 따라 인식주기가 일정치 않아도 정확하게 ES 발생횟수 값을 감지하여 시간별 또는 일별 에러 비트를 측정할 수 있게 된다.

상술한 바와같이 전송 시스템에서 여러개의 유니트에서 동시 다발적으로 ES가 발생될 때 이 ES 발생횟수를 누산 카운팅하여 CPU가 주기적으로 읽어들이지 않고 ES 발생횟수를 카운팅한 카운터의 최대계수 범위내에서 상기 ES 발생횟수를 읽어들임으로서 정확한 전송 품질을 측정할 수 있는 이점이 있다.

Claims (3)

1. 전송 시스템의 전송 경로 및 선로 구간상의 ES 검출회로에 있어서, 에러 비트를 검출하는 동시에 데이타 클럭을 생성하는 에러 비트 검출회로(10)와, 마스터 클럭(MCLK)을 생성하는 클럭 발생부(20)와, 상기 클럭 발생부(20)에서 생성된 마스터 클럭을 분주하여 1sec 주기로 리드 인에이블 신호를 생성하고 리세트 신호를 생성하는 리드 인에이블 신호생성부(30)와, 상기 리드 인에이블 신호생성부(30)에서 생성된 리드 인에이블 신호 주기내에서 1비트 이상의 에러 비트 검출시에 마스터 클럭(MCLK)의 한 주기에 해당하는 1비트의 ES 신호를 검출하는 ES 검출회로(40)와, 상기 ES 검출회로(40)에서 검출된 ES 신호를 입력하여 상기 클럭생성부(20)에서 생성된 마스터 클럭(MCLK)에 의해 ES의 발생횟수를 카운팅하는 ES 카운터(50)와, 상기 ES 카운터(50)에서 카운팅된 ES의 발생횟수를 읽어들인 후 상기 ES 카운터(50)의 리세트 신호를 발생하는 CPU(60)로 구성함을 특징으로 하는 회로.
2. 제 1 항에 있어서, 리드 인에이블 신호생성부(30)는 마스터 클럭을 소정 분주하여 리드 인에이블 신호를 출력하는 분주회로(CNT1)와, 상기 분주회로(CNT1)에서 출력된 리드 인이에블 신호를 입력하여 리세트 신호를 출력하는 리세트 신호 발생수단으로 구성함을 특징으로 하는 회로.
3. 제 1 항에 있어서, 상기 ES 검출부(40)는 상기 에러 비트 검출회로(10)에서 검출된 에러 비트 신호를 입력단자(A)로 입력하여 소정 선택 제어신호에 의해 선택 출력하는 MUX(M1)와, 상기 MUX(M1)의 출력단(Y)으로 선택 출력된 에러 비트 신호를 데이타단(D)으로 입력하여 데이타 클럭신호(DCLK)에 의해 에러 비트가 1비트 생성될 때 상기 에러 비트 신호를 래치 출력하는 플립플롭(FF3)과, 상기 플립플롭(FF3)에서 래치 출력된 에러 비트 신호와 데이타 인에이블 신호를 각각 입력하여 ES 신호를 검출하는 앤드게이트(AN1)로 구성함을 특징으로 하는 회로.