SU769638A1 - Устройство дл контрол запоминающих устройств - Google Patents

Устройство дл контрол запоминающих устройств Download PDF

Info

Publication number
SU769638A1
SU769638A1 SU782675108A SU2675108A SU769638A1 SU 769638 A1 SU769638 A1 SU 769638A1 SU 782675108 A SU782675108 A SU 782675108A SU 2675108 A SU2675108 A SU 2675108A SU 769638 A1 SU769638 A1 SU 769638A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
output
node
multiplicity
calculator
Prior art date
Application number
SU782675108A
Other languages
English (en)
Inventor
Лев Борисович Аржеухов
Виталий Евгеньевич Калечиц
Николай Николаевич Киселев
Марина Александровна Полевина
Original Assignee
Воронежский Ордена Ленина Государственный Университет Им. Ленинского Комсомола
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Воронежский Ордена Ленина Государственный Университет Им. Ленинского Комсомола filed Critical Воронежский Ордена Ленина Государственный Университет Им. Ленинского Комсомола
Priority to SU782675108A priority Critical patent/SU769638A1/ru
Application granted granted Critical
Publication of SU769638A1 publication Critical patent/SU769638A1/ru

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Description

жит сумматор, вычислитель средней кратности сбоев, вычислитель дисперсии кратности сбоев, счетчик сбоев и счетчик разр дов . Одни из входов сумматора подключены соответственно к выходам вычислител  средней кратности сбоев и вычислител  дисперсии кратности сбоев, одни из входов которых соединены соответственно с выходами счетчика сбоев и счетчика разр дов. Другие входы сумматора, вычислител  средней кратности сбоев и вычислител  дисиерсии кратности сбоев, входы счетчика сбоев и счетчика разр дов подключены ко входам узла определени  текущих значений нрогнознруемого иараметра отказа, выход которого соединен с выходом сумматора.
Узел определени  прогнозируемого параметра отказа целесообразно выполнить в виде узла, который содержит экстрапол тор и регистр, входы которого подключены к выходу экстрапол тора и одним из входов узла определени  ирогнозируемого параметра отказа, другой вход и выход которого соединеиы соответственно с первым входом экстрапол тора и первым выходом регистра , второй выход которого соединен со вторым входом экстрапол тора.
Г1а чертеже изображена структуриа  схема предложенного устройства.
Устройство содержит узел определени  прогнозируемого параметра 1, состо щий из экстраиол тора 2 и регистра 3, служащего дл  фиксации значений прогнозируемого параметра, первый элемент задержки 4, дополнительный блок индикации 5, блок местного управлени  6, второй элемент задержки 7, расиределитель сигналов 8, узел онределенн  текущих значений прогнозируемого параметра отказа 9, в состав которого вход т сумматор 10, вычислитель средней кратности сбоев 11, вычислитель дисперсии кратности сбоев 12, счетчик сбоев 13 и счетчик разр дов 14, служащий дл  иодсчета числа искажеииых разр дов, блок индикации 15, узел регистрации распределений кратности сбоев 16, третий элемент задержки 17, узел определени  кратности сбоев 18, блок ключевых схем 19, узел коррекции 20, входной регистр 21, блок управлени  22, узел кодировани  - декодировани  23 и узел раст жени  - сжати  кодированных слов 24.
Входы узла 1 подключены соответственно к одному из выходов блока 22 и выходу элемента задергкки 4, а выход - ко входу блока 5. Вход блока 6 соединен с другим выходом блока 22, а выходы - соответственно со входами элементов задерл ки 7 и 8 и одними из входов узла 9, другие входы которого иодключены соответственно к выходам элемента задержки 17 и узла 18, а выход соединен с одним из входов расиределител  8, другой вход которого подключен к выходу элемента задержки 7.
Одии из входов сумматора 10 подключены соответственно к выходам вычислителей И и 12, одни из входов которых соединены соответственно с выходами счетчиков 13 и 14. Другие входы сумматора 10, вычислителей 11 и 12 и входы счетчиков 13 и 14 подключены ко входам узла 9, выход которого соединен с выходом сумматора 10. Входы регистра 3 иодключены к выходу
экстрапол тора 2 и одним из входов узла 1, другой вход и выход которого соединены соответственно с первым входом экстрапол тора 2 и первым выходом регнстра 3, второй выход которого соединен со вторым входом экстрапол тора 2.
Устройство работает следующи.м образом .
В режиме записи поступающие из ЦВМ иа входной регистр 21 слова кодируютс  в
ysJte кодироваии  - декодировани  23, раст гиваютс  в узле 24 и выдаютс  дл  записи в ВЗУ. Параметры раст жени  - сжати  выбраны из услови  расщеплени  групповых сбоев кратности до Л включительно
иа одиночные, причем устанавливают величину К, соответствующую границе нормальной работы тракта каждого из ВЗУ. На блоке управлени  22 устанавливаетс  требуемый интервал времени, через который с
блока 6 иоступает сигнал обращеии  к узлу 1, соответствующий нулевому состо нию всех счетчиков и регистров.
Этот иитервал соответствует периоду отсчета прогнозируемого параметра.
В режиме воспроизведени  раст нутые кодовые слова поступают в узел раст жени  - сжати  24, где онн сжимаютс  к исходному (до записи) виду и оттуда иоступают в узел кодироваии  - декодировани 
23. Каждое декодированное слово поступает затем ,на входной регистр 21, где оно корректируетс , если в нем была одиночна  ошибка, с помощью узла коррекции 20. Первый сигнал ошибки узла 20 при воспроизведении  вл етс  сигиалом начала цикла измерени  кратности сбо , по окончании которого из узла определени  кратности сбоев 18 результат одиого измерени  поступает в узел 16. Результат измерени  переписываетс  также в узел 9. За интервал времени, отсчитываемый блоком 6, происходит накопление информации на счетчиках 13 и 14. По истечении этого промежутка времени но сигналу с блока 6 данные со
счетчиков 13 и 14 поступают на вычислитель 11, который вычисл ет среднюю кратность сбоев, и данные со счетчика 13 поступают иа вычислитель 12, который вычисл ет разброс кратпости сбоев. Данные с
вычислителей 11 и 12 за интервал времени, установленный на блоке 22, на сумматор 10. Далее текущее значение прогнозируемого параметра с выхода сумматора 10 пересылаетс  через распределитель 8 на
регистр 3. После измерени , начина  с заданного, с помощью элемента задержки 4 и блока управлени  22 проводитс  цикл прогнозировани  момента достижени  прогнозируемым параметром границы К.
С блока 6 подаетс  сигнал на элемент задержки 17, и содержимое всех элементов узла 9 приводитс  в первоначальное состо ние . С экстрапол тора 2 точечные значени  прогнозируемого параметра перенос тс  в узел 3 фиксации значений прогнозируемого параметра, после чего эти данные поступают на дополнительный блок индикации 5, где оператор может считывать значение времени нормальной работы трактов записи - воспроизведени  ВЗУ.
Таким образом, приближенна  визуальна  оценка оператором моментов отказов трактов ВЗУ замен етс  точной и оперативной автоматизированной процедурой прогнозировани . Это обеспечивает высокую точность предсказани  отказов трактов ЗУ и снижение времени их простоев, оперативность оценки состо ни  тракта в процессе его функционировани  и возможность оперативного прин ти  решений но обеспечению выполнени  текущих задач. Кроме того, существенно облегчаетс  и упрощаетс  работа оператора.

Claims (3)

1. Устройство дл  контрол  запоминающих устройств по авт. св. № 431558, отличающеес  тем, что, с целью повыщени  точности и онеративности контрол , оно содержит узел определени  прогнозируемого параметра отказа, узел определени  текущих значений прогнозируемого параметра отказа, распределитель сигналов, блок местного управлени , дополнительный блок индикации и элементы задержки, причем входы узла определени  прогнозируемого параметра отказа подключены соответственно к одному из входов блока управлени  и выходу первого элемента задержки и распределител  сигналов, а выход - ко входу дополнительного блока индикации, вход блока местного управлени  соединен с другим выходом блока управлени , а выходы - соответственно со входами второго и третьего элементов задержки и одними из входов узла определени  текущих значений прогнозируемого параметра отказа, другие входы которого подключены соответственно к выходам третьего элемента задержки и узла определени  кратности сбоев, а выход соединен с одним из входов распределител  сигналов, другой вход которого подключен к выходу второго элемента задержки .
2.Устройство по п. 1, отличающеес  тем, что узел определени  текущих значеНИИ прогнозируемого параметра отказа содержит сумматор, вычислитель средней кратности сбоев, вычислитель дисперсии кратности сбоев, счетчик сбоев и счетчик разр дов, причем одни из входов сумматора подключены соответственно к выходам вычислител  средней кратности сбоев и вычислител  дисперсии кратности сбоев, один из входов которых соединены соответственно с выходами счетчика сбоев и счетчика
разр дов, другие входы сумматора, вычислител  средней кратности сбоев и вычислител  диснерсии кратности сбоев, входы счетчика сбоев и счетчика разр дов подключены ко входам узла определени  текущих значений прогнозируемого параметра отказа, выход которого соедппен с выходом сумматора.
3.Устройство по пп. 1 и 2, отличающеес  тем, что узел определени  прогнозируемого параметра отказа содержит экстр апол тор и регистр, входы которого подключены к выходу экстрапол тора и одннм из входов узла определени  прогнозируемого параметра отказа, другой вход и выход
которого соединены соответственно с первым входом экстрапол тора и первым выходом регистра, второй выход которого соединен со вторым входом экстрапол тора.
Источники информации, прин тые во внимание при экспертизе
1. Авторское свидетельство СССР № 431558, кл. G ПС 29/00, 1972.
SU782675108A 1978-10-18 1978-10-18 Устройство дл контрол запоминающих устройств SU769638A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU782675108A SU769638A1 (ru) 1978-10-18 1978-10-18 Устройство дл контрол запоминающих устройств

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU782675108A SU769638A1 (ru) 1978-10-18 1978-10-18 Устройство дл контрол запоминающих устройств

Publications (1)

Publication Number Publication Date
SU769638A1 true SU769638A1 (ru) 1980-10-07

Family

ID=20789718

Family Applications (1)

Application Number Title Priority Date Filing Date
SU782675108A SU769638A1 (ru) 1978-10-18 1978-10-18 Устройство дл контрол запоминающих устройств

Country Status (1)

Country Link
SU (1) SU769638A1 (ru)

Similar Documents

Publication Publication Date Title
US7369962B2 (en) Method and device for data integrity checking
US4340856A (en) Apparatus for testing an analog/digital converter
US3555255A (en) Error detection arrangement for data processing register
US4025768A (en) Method and apparatus for testing and diagnosing data processing circuitry
SU769638A1 (ru) Устройство дл контрол запоминающих устройств
Donan Technical developments: the serial-memory digital differential analyzer
US4213188A (en) Apparatus for detecting and correcting errors in arithmetic processing of data represented in the numerical system of residual classes
JPH0534474A (ja) 計測タイマ装置
JP2003037501A (ja) A−d入力回路の故障検出方法
JPS626544Y2 (ru)
SU1072050A1 (ru) Устройство дл контрол блоков обнаружени и коррекции ошибок,работающих с кодом Хэмминга
SU1711209A1 (ru) Устройство дл определени параметров технического обслуживани издели
KR100234413B1 (ko) 에러검출장치 및 정정 불능 판단장치
SU562783A1 (ru) Устройство контрол и диагностики цифровых схем
SU473180A1 (ru) Устройство дл проверки схем сравнени
SU641453A1 (ru) Устройство дл диагностики эвм
SU1103238A1 (ru) Устройство управлени с контролем переходов
SU1444826A1 (ru) Устройство дл определени показателей надежности объектов
RU1795460C (ru) Устройство дл определени числа единиц в двоичном коде с контролем
SU985764A1 (ru) Система автоматического контрол параметров электронных схем
SU776320A1 (ru) Вычислительна система
SU1062677A1 (ru) Устройство дл опроса информационных каналов
SU1068937A1 (ru) Устройство микропрограммного управлени
SU744577A1 (ru) Устройство дл тестовой проверки пам ти
SU858115A1 (ru) Устройство дл контрол блоков посто нной пам ти