JPS6025259U - フラグ検出回路 - Google Patents

フラグ検出回路

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Publication number
JPS6025259U
JPS6025259U JP1983116216U JP11621683U JPS6025259U JP S6025259 U JPS6025259 U JP S6025259U JP 1983116216 U JP1983116216 U JP 1983116216U JP 11621683 U JP11621683 U JP 11621683U JP S6025259 U JPS6025259 U JP S6025259U
Authority
JP
Japan
Prior art keywords
data
output
memory
address
detection circuit
Prior art date
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Pending
Application number
JP1983116216U
Other languages
English (en)
Inventor
藤堂 敏幸
Original Assignee
日本電気株式会社
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Publication date
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Publication of JPS6025259U publication Critical patent/JPS6025259U/ja
Pending legal-status Critical Current

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  • Maintenance And Management Of Digital Transmission (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第1図は、本考案によるフラグ検出回路の一実施例を示
すブロック図である。第2図は、本考案において使用さ
れているフラグパターンの説明図である。第3図は、第
1図に示すフラグ検出回路の動作タイミングを示す図で
ある。第4図は、読出し専用メモリの内容の一例を示で
す図である。 1・・・・・・シフトレジスタ、2,4,5・・・・・
・ラッチ回路、3・・・・・・読出し専用メモリ、6・
・・・・・変化点検出回路、7・・・・・・ラッチパル
ス発生回路。

Claims (1)

    【実用新案登録請求の範囲】
  1. 外部より入力される転送用クロックにより直列データを
    順次シフトさせて並列データを得るためのシフトレジス
    タと、前記シフトレジスタの出力に接続されていて前記
    並列データをラッチするための第1のラッチ回路と、前
    記第1のラッチ回路の出力をアドレスとして加えること
    番どより特定のデータを選択的に出力するための読出し
    専用メモリと、前記読出し専用メモリの出力の一部をラ
    ッチし、再び前記読出し専用メモリの他のアドレス部と
    して出力するための第2および第3のアドレスラッチ回
    路と、前記シフトレジスタに入力された前記転送りロッ
    クにより、前記第1〜第3のラッチ回路にラッチパルス
    を発生させるためのラッチパルス発生回路と、外部より
    入力される直列データの0から1への変化点を検出する
    ための変化点検出回路とを具備し、前記読出し専用メモ
    リの内容を所定のデータとして指定することにより、外
    部より入力されるデータのデータレートと整数比を有す
    る複数のデータレートによって発生する直列データパタ
    ーンがフラグパターンであるか否かを判定することがで
    きるように構成したことを特徴とするフラグ検出回路。
JP1983116216U 1983-07-26 1983-07-26 フラグ検出回路 Pending JPS6025259U (ja)

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JPS6025259U true JPS6025259U (ja) 1985-02-20

Family

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